一种基于FinFET器件的全摆幅单端读存储单元制造技术

本发明专利技术公开了一种基于FinFET器件的全摆幅单端读存储单元，包括写字线、写位线、反相写位线、读字线、读位线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管，第一FinFET管、第二FinFET管和第七FinFET管分别为低阈值的P型FinFET管，第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第九FinFET管分别为为低阈值的N型FinFET管，第八FinFET管为高阈值的N型FinFET管；优点是在不影响电路功能的情况下，延时、功耗和功耗延时积均较小，读操作时数据不会出错，电路稳定性较高。

A full swing single ended read memory cell based on FinFET device

The invention discloses a FinFET device based on full swing single end read storage unit, including the writing line, write bit lines, inverting write bit lines, word reading line, read bit line, the first FinFET tube, second FinFET tube, third FinFET tube, fourth FinFET tube, fifth FinFET tube, FinFET tube, sixth seventh FinFET eighth FinFET pipe and ninth pipe, FinFET pipe, FinFET pipe, FinFET pipe second first and seventh FinFET tube were P type FinFET low threshold tube, third FinFET tube, fourth FinFET tube, fifth FinFET tube, sixth FinFET tube and FinFET tube are respectively ninth N FinFET low threshold, eighth FinFET tube type N FinFET tube has the advantages of high threshold; does not affect the circuit function, delay, power consumption and power delay product are small, the read operation data can not go wrong, the circuit with high stability.

【技术实现步骤摘要】
一种基于FinFET器件的全摆幅单端读存储单元
本专利技术涉及一种存储单元，尤其是涉及一种基于FinFET器件的全摆幅单端读存储单元。
技术介绍
随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字系统中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(SRAM，StaticRandomAccessMemory)，在存储器中是一个重要的组成部分，因而设计高稳定性低功耗SRAM具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他外围电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元的性能直接决定静态随机存取存储器的性能。随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，FinField-EffectTransistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。传统的采用FinFET器件设计的存储单元为BSIMIMG工艺库中经典存储单元。BSIMIMG工艺库中经典存储单元的电路图如图1所示。该存储单元由六个FinFET管(M1、M2、M3、M4、M5和M6)组成，其中FinFET管M1和FinFET管M3构成一个反相器，FinFET管M2和FinFET管M4构成另一个反相器。该存储单元在读操作时可能破坏存储点存储的数据值，同时，由于读出操作存在位线电容的分压而导致读出时电压可能有所压缩，如果该压缩过大会导致所读出数据刚好与存储数据相反，由此导致读操作时数据出错，电路功能不稳定；并且，由FINFET管M3和FINFET管M4构成的下拉网络在存储单元处于保持状态时有两条漏电流的路径，所以漏电流较大，从而导致漏功耗较大，同时延时也较大，这均不利于快速稳定存取数据。鉴此，设计一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时数据不会出错，电路稳定性较高的基于FinFET器件的全摆幅单端读存储单元具有重要意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时数据不会出错，电路稳定性较高的基于FinFET器件的全摆幅单端读存储单元。本专利技术解决上述技术问题所采用的技术方案为：一种基于FinFET器件的全摆幅单端读存储单元，包括写字线、写位线、反相写位线、读字线、读位线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管，所述的第一FinFET管、所述的第二FinFET管和所述的第七FinFET管分别为低阈值的P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第九FinFET管分别为为低阈值的N型FinFET管，所述的第八FinFET管为高阈值的N型FinFET管，所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第七FinFET管的源极连接且其连接端为所述的读去耦存储单元的电源端，所述的读去耦存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第五FinFET管的背栅、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅和所述的第八FinFET管的前栅连接且其连接端为所述的读去耦存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极和所述的第六FinFET管的背栅连接且其连接端为所述的读去耦存储单元的输出端，所述的第三FinFET管的源极、所述的第三FinFET管的背栅、所述的第四FinFET管的源极、所述的第四FinFET管的背栅和所述的第八FinFET管的源极连接且其连接端为所述的读去耦存储单元的接地端，所述的读去耦存储单元的接地端用于接入大地，所述的第五FinFET管的源极和所述的反相写位线连接，所述的第五FinFET管的前栅、所述的第六FinFET管的前栅和所述的写字线连接，所述的第六FinFET管的源极和所述的写位线连接，所述的第八FinFET管的背栅、所述的第九FinFET管的前栅、所述的第九FinFET管的背栅和所述的读字线连接，所述的第七FinFET管的漏极、所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接，所述的第九FinFET管的源极和所述的读位线连接。所述的第一FinFET管的鳍的数量为1，所述的第二FinFET管的鳍的数量为1，所述的第三FinFET管的鳍的数量为1，所述的第四FinFET管的鳍的数量为1，所述的第五FinFET管的鳍的数量为1，所述的第六FinFET管的鳍的数量为1，所述的第七FinFET管的鳍的数量为1，所述的第八FinFET管的鳍的数量为1，所述的第九FinFET管的鳍的数量为1。所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.3v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v，所述的第六FinFET管的阈值电压为0.3v，所述的第七FinFET管的阈值电压为0.3v，所述的第八FinFET管的阈值电压为0.6v，所述的第九FinFET管的阈值电压为0.3v。该电路在保证具有较快的运行速度的基础上，使功耗较低。与现有技术相比，本专利技术的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管这九个FinFET管构成基于FinFET器件的全摆幅单端读存储单元，在写操作时，写字线WWL为高电平，第五FinFET管和第六FinFET管导通，通过写位线WBL对输出端Q进行写入操作，通过反相写位线WBLb对反相输出端Qb进行写入操作；在读操作时，读字线RWL为高电平，第九FinFET管导通，第八FinFET管根据反相输出端Qb的存储值有条件的导通，从而使读位线RBL对地放电，其中Qb为“1”时，第八FinFET管导通，RBL通过第八FinFET管对地放本文档来自技高网...

【技术保护点】
一种基于FinFET器件的全摆幅单端读存储单元，其特征在于于包括写字线、写位线、反相写位线、读字线、读位线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管，所述的第一FinFET管、所述的第二FinFET管和所述的第七FinFET管分别为低阈值的P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第九FinFET管分别为为低阈值的N型FinFET管，所述的第八FinFET管为高阈值的N型FinFET管，所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第七FinFET管的源极连接且其连接端为所述的读去耦存储单元的电源端，所述的读去耦存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第五FinFET管的背栅、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅和所述的第八FinFET管的前栅连接且其连接端为所述的读去耦存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极和所述的第六FinFET管的背栅连接且其连接端为所述的读去耦存储单元的输出端，所述的第三FinFET管的源极、所述的第三FinFET管的背栅、所述的第四FinFET管的源极、所述的第四FinFET管的背栅和所述的第八FinFET管的源极连接且其连接端为所述的读去耦存储单元的接地端，所述的读去耦存储单元的接地端用于接入大地，所述的第五FinFET管的源极和所述的反相写位线连接，所述的第五FinFET管的前栅、所述的第六FinFET管的前栅和所述的写字线连接，所述的第六FinFET管的源极和所述的写位线连接，所述的第八FinFET管的背栅、所述的第九FinFET管的前栅、所述的第九FinFET管的背栅和所述的读字线连接，所述的第七FinFET管的漏极、所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接，所述的第九FinFET管的源极和所述的读位线连接。...

【技术特征摘要】
1.一种基于FinFET器件的全摆幅单端读存储单元，其特征在于于包括写字线、写位线、反相写位线、读字线、读位线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管，所述的第一FinFET管、所述的第二FinFET管和所述的第七FinFET管分别为低阈值的P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第九FinFET管分别为为低阈值的N型FinFET管，所述的第八FinFET管为高阈值的N型FinFET管，所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第七FinFET管的源极连接且其连接端为所述的读去耦存储单元的电源端，所述的读去耦存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第五FinFET管的背栅、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅和所述的第八FinFET管的前栅连接且其连接端为所述的读去耦存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极和所述的第六FinFET管的背栅连接且其连接端为所述的读去耦存储单元的输出端，所述的第三FinFET管的源极、所述的第三FinFET管的背栅、所述的第四FinFET管的源极、所...

【专利技术属性】
技术研发人员：胡建平，杨会山，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江,33