一种无运放的低输出电压高电源抑制比带隙基准源电路制造技术

本发明专利技术提出一种无运放的低输出电压高电源抑制比带隙基准源电路，包括基准电流产生电路和输出电路，其中，所述基准电流产生电路的三个分支分别包括串联的两个PMOS管；所述电路还包括偏置电路，所述偏置电路包括串联的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，两个偏置PMOS管与基准电流产生电路中的PMOS管并联；所述输出电路包括串联的第一电阻和第二电阻、串联的第零三极管和第一三极管。本发明专利技术增加了偏置电路，保证基准电流产生电路中NMOS管漏极电压保持一致，不会随电源电压的变化使得电路的基准电流变化，提高了输出电压对于电源变化的抑制能力。

【技术实现步骤摘要】

本专利技术属于集成电路领域，涉及一种无运放的低输出电压高电源抑制比带隙基准源电路。
技术介绍
随着系统集成技术的飞速发展，基准电压源已成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。基准电压源是超大规模集成电路和电子系统的重要组成部分，可广泛应用于高精度比较器、A/D和D/A转换器、随机动态存储器、闪存以及系统集成芯片中。带隙基准是所有基准电压中最受欢迎的一种，其主要作用是在集成电路中提供稳定的参考电压或参考电流，这就要求带隙基准对电源电压的变化和温度的变化不敏感。如图1所示，为现有技术中的无运放带隙基准源电路。该电路包括基准电流产生电路和输出电路。基准电流产生电路具体包括三个PMOS管MPl、MP2和MP3，两个NMOS管丽I和丽2以及第零电阻R0，用于给输出电路提供基准电流。MP1、MP2和MP3的源极相连，栅极相连，MPl和MP2的漏极分别连接丽I和丽2的漏极，丽I的漏极和栅极分别连接丽2的栅极。输出电路包括串联的三极管Ql和第一电阻R1，Q1的发射极与Rl相连，Ql的基极和集电极分别与MP3的漏极相连，连接点作为电压输出端。其中，MP1、本文档来自技高网...

【技术保护点】
一种无运放的低输出电压高电源抑制比带隙基准源电路，包括基准电流产生电路和输出电路，其特征在于：所述基准电流产生电路的三个分支分别包括串联的两个PMOS管；所述电路还包括偏置电路，所述偏置电路包括串联的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，两个偏置PMOS管与基准电流产生电路中的PMOS管并联；第二偏置PMOS管的漏极与所述偏置NMOS管漏极相连；所述偏置NMOS管的栅极与基准电流产生电路中第一NMOS管的漏极连接，所述偏置NMOS管的源极与基准电流产生电路中第二NMOS管的源极连接；所述第二NMOS管的漏极和栅极相连；所述输出电路包括串联的第一电阻和第二电阻、串联的第零三极管...

【技术特征摘要】

【专利技术属性】
技术研发人员：邓龙利，刘铭，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京;11