低摆幅电压模式驱动器制造技术

一种输出驱动器包括控制逻辑，其配置成接通上拉电路和下拉电路，以提供传输线路上的逻辑低的输出阻抗。输出驱动器包括可变上拉电阻器。控制逻辑配置成将上拉电路接通到第一阻抗值，以驱动传输线路上的逻辑高。控制逻辑配置成将上拉电路接通到第二阻抗值，并且接通下拉电路以提供输出阻抗，以驱动传输线路上的逻辑低。该系统备选地可相反配置成对逻辑高接通上拉和下拉电路的组合，其中对逻辑低接通下拉电路。

【技术实现步骤摘要】
【国外来华专利技术】
一般来说，本专利技术的实施例涉及装置互连，以及更具体来说，涉及经由低摆幅电压模式驱动器的较低功率互连。著作权声明/许可 本专利文档的公开的部分可包含受到著作权保护的资料。著作权所有者不反对任何人复制本专利文档或专利公开，因为它出现在专利和商标局专利文件或记录中，但在其他方面仍保留所有著作权。著作权声明适用于如下及其附图中所述的所有数据以及以下所述的任何软件:著作权?2012，Intel Corporat1n，保留所有著作权。
技术介绍
持续存在对计算装置的增加需求以及对计算装置的增加性能的需求。虽然存在对较高性能装置的需求，但是也存在对较低功率装置的较大需求。在低功率装置中，装置上的组件之间的交互消耗许多装置功率。组件之间的交互一般能够称作1/0(输入/输出)，其中组件交换信息。组件I/O中的大多数有功功率由输出驱动器使用。系统当前具有调整I/O电路的功率消耗的极有限能力。通常，I/O电路使用固定电压摆幅，其值基于最坏情况设定。甚至假定存在可在特定装置中使用较低功率的更好选项设定，当前存在调整I/o功率设定可用的有限选项。此外，将理解，改变I/o设定以降低功率消耗能够以能够抵消通过改变设定所得到的增益的其它方式导致低效显现本身。降低I/O功率使用的当前努力所遭遇的一个问题在于，电压摆幅和驱动器输出阻抗(Ron)不是相互无关的。因此，(静态或动态地)调整Ron以降低I/O功率的当前努力引起信号完整性降级，这意味着，存储器I/O功率能够降低，但是更大功率在其他系统组件中使用以应对信号完整性的损失。全系统观点是通过调整Ron的最小至没有功率降低。【附图说明】以下描述包括对具有作为本专利技术的实施例的实现的示例所提供的说明的附图的论述。附图应当理解为作为示例而不是进行限制。本文所使用的对一个或多个“实施例”的提及将被理解为描述本专利技术的至少一个实现中包含的具体特征、结构或特性。因此，本文中出现的诸如“在一个实施例中”或者“在备选实施例中”之类的词语描述本专利技术的各个实施例和实现，并且不一定全部表示同一实施例。但是，它们也不一定相互排斥。图1是将驱动器设置成对逻辑高和逻辑低不同的系统的一实施例的框图。图2是使用用于输出逻辑高的一个上拉配置以及用于输出逻辑低的不同上拉配置的系统的一实施例的框图。图3A是具有可变输出阻抗配置的I/O系统的一实施例的框图。图3B是等效用于输出逻辑高的I/O系统的一实施例的框图。图3C是等效用于输出逻辑低的I/O系统的一实施例的框图。图4是示出输出电压摆幅的曲线的一实施例。图5A是具有大裕度的信号眼的一实施例的框图。图5B是具有降低裕度的信号眼的一实施例的框图。图6A是多支路上拉阻抗电路的一实施例的框图。图6B是多支路下拉阻抗电路的一实施例的框图。图7是用于采用具有可变输出阻抗配置的输出驱动器来驱动输出信号的过程的一实施例的流程图。图8是其中能够实现具有可变输出阻抗配置的输出驱动器的计算系统的一实施例的框图。图9是其中能够实现具有可变输出阻抗配置的输出驱动器的移动装置的一实施例的框图。下面是某些细节和实现的描述，包括附图的描述，附图可示出以下所述的实施例的部分或全部，以及论述本文所提供的专利技术概念的其他可能的实施例或实现。【具体实施方式】如本文所述的输出驱动器包括控制逻辑，其配置成接通上拉电路和下拉电路以提供传输线路上的逻辑低的输出阻抗。输出驱动器包括可变上拉电阻器。控制逻辑配置成将上拉电路接通到第一阻抗值以驱动传输线路上的逻辑高。控制逻辑配置成将上拉电路接通到第二阻抗值，并且接通下拉电路以提供输出阻抗，以驱动传输线路上的逻辑低。输出阻抗的不同值降低输出驱动器的功率消耗。动态地改变输出阻抗还降低信号完整性失真，从而引起功率节省而没有信号完整性的损失。本领域的技术人员将理解，系统备选地可配置成接通上拉电路和下拉电路，以提供传输线路上的逻辑高的输出阻抗，其中只有下拉电路对逻辑低接通。计算系统的存储器接口涉及存储器装置与存储器控制器或者其上安装存储器装置的主机平台的其它组件之间的I/o。存储器装置以及存储器装置与其交换数据的组件将具有输出驱动器以驱动连接装置的信号线路。本文所述的输出驱动器阻抗控制能够由存储器装置或(一个或多个)主机平台组件或者它们两者来使用。在一个实施例中，存储器装置是DRAM(动态随机存取存储器)。本文所述的接口能够与存储器接口配合使用，其中包括DDRx实现(例如，DDR4 (双倍数据速率版本4)、LPDDR4 (低功率双倍数据速率版本4)、GDDR5(图形双倍数据速率版本5))、WIDE1和SXP (简单可扩展管道，其具有与DDR4相似的I/O惯例)，其各在本申请提交时具有制订中的规范。上述存储器接口使用基于单端电压模式的驱动器。传统驱动器设计是具有上拉(Pu)和下拉(Pd)，其共同形成输出阻抗Ron(其对输出逻辑高以及对输出逻辑低是相同的)。因此，传统驱动器设计链接电压摆幅和Ron，这还意味着，还链接信号完整性眼宽度和眼高度(参见图5A和图5B)。但是，如本文所述，不同Ron用于逻辑高和逻辑低。虽然能够存在实现可变输出阻抗的不同方式，但是一种常见方式是包括多个输出驱动器支路、段或部分(为了简洁起见，本文中使用表达“支路”)。各支路通常包括晶体管或开关和电阻器。输出电阻或阻抗通过确定要接通多少支路来设置。在一个实施例中，输出驱动器配置成以同时操作的上拉支路和下拉支路的比率进行操作。如果支路的总数设置输出阻抗，则上拉和下拉的比率能够调整电压摆幅。前置驱动器逻辑控制上拉和/或下拉支路的接通。上拉和下拉支路的比率能够适用于逻辑低和逻辑高，这取决于系统的配置。常规上仅采用上拉和下拉电路来驱动另一逻辑值。以下附图和描述作为示例具体地使用一种系统，其配置成仅采用上拉电路来驱动逻辑高，以及对逻辑低接通上拉和下拉电路的组合。本领域的技术人员将理解如何将系统配置用于相反操作:仅采用下拉电路来驱动逻辑低，以及对逻辑高接通上拉和下拉电路的组合。图1是将驱动器设置成对逻辑高和逻辑低不同的系统的一实施例的框图。系统100是I/O接口或互连系统。虽然系统100没有示出传送器和接收器所属的特定组件，但是将理解，接口组件在传输线路140的任一侧上连接。传输线路140表示迹线或导线或者提供驱动器130与接收器150之间的电连接的其他物理介质。在一个实施例中，为了输出阻抗，接合导线、焊盘、销、凸块和/或其他互连介质可被认为是传输线路140的部分。将理解，传输线路140能够是双向线路，以及当组件来回交换信号时，接收器和驱动器的作用能够切换。接收器150是接收传输的装置的一部分。驱动器130表示传送器，其是向接收器150发送传输的装置的一部分。驱动器130米用输出信号来驱动传输线路140。在传送器侦牝前置驱动器120配置驱动器130，并且准备输出信号用于传输。信号源110能够是驱动器130作为其部分的同一组件的一部分，或者它能够在驱动器130作为其部分的组件的外部。信号源110通常是在组件的处理器或逻辑上运行的应用或进程。在一个实施例中，传送器是存储器控制器，以及接收器是存储器装置。在一个实施例中，传送器是存储器装置，以及存储器控制器是接收器。驱动器130包括可变上拉电阻器以将传输线路140上本文档来自技高网...

【技术保护点】
一种输出驱动器，包括：上拉电路，包括可变上拉电阻器以上拉所述输出驱动器所驱动的传输线路；下拉电路，包括下拉电阻器以下拉所述传输线路；以及驱动器控制逻辑，耦合到所述上拉电路和所述下拉电路，配置成将所述上拉电路接通到第一阻抗值以驱动所述传输线路上的逻辑高，以及配置成将所述上拉电路接通到第二阻抗值并且接通所述下拉电路以驱动所述传输线路上的逻辑低，其中与所述下拉电路的阻抗并联的所述第二阻抗值在驱动所述逻辑低时提供所述输出驱动器的有效输出阻抗。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：JA麦考尔，KS贝恩斯，DM康罗，A马丁，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US