一种传输线接口电路包括用于控制用于信号传输的传输线接口电路的电压摆幅的调压器。传输线接口电路包括互补驱动器元件，包括用以响应于逻辑高而将传输线上拉的p型驱动器元件以及响应于逻辑低而将传输线下拉的n型驱动器元件。调压器被耦接在驱动器元件中的一个与相应电压参考之间以减小传输线接口电路的电压摆幅。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例一般地涉及设备间通信，并且更特别地涉及用于设备间通信驱动器的摆幅控制。版权声明/许可 本专利文献的公开的各部分可包含受到版权保护的材料。版权所有者不反对本专利文献或本专利公开被任何人复制，因为其出现在专利商标局专利文件或记录中，但是以其他方式保留无论什么的所有版权权利。本版权声明适用于如下所述的和在关于这个的附图中的所有数据以及下面描述的任何软件:Copyright ? 2013年，英特尔公司，版权所有。
技术介绍
主机平台上的部件之间的通信是电子设备的操作所必需的。然而，通信涉及到输出线和传输线驱动器的使用，其消耗在电子设备内使用的大量总功率。例如，处理器与存储器之间、存储器控制器与处理器之间、存储器控制器与存储器设备之间、外围控制器与处理器或存储器子系统之间的通信或其它通信消耗大量的功率。一般地，不同部件之间的通信可被称为I/O (输入/输出)，并且常常由标准(例如，在存储器子系统的部件之间)支配。1/0标准可以涉及用于I/O功率、I/O等待时间以及I/O频率的性能特性。I/O性能设置的标准或额定值被设置成可以跨不同的系统实现以便获得兼容性和互操作性的值。图1A是已知CMOS输出驱动器的框图。已知CMOS (互补金属氧化物半导体)输出驱动器134是用于I/O系统的常见设计。系统102包括发射机110，其与接收机120通信。将理解的是，在接收机120驱动到发射机110的通信时，发射机110将是接收设备。因此，可以使发射设备和接收设备的角色颠倒，并且输出驱动器134被图解为收发机130的一部分。然而，出于本文所讨论的目的，主要焦点集中于信号的发射而不是信号的接收。出于从发射机110向接收机120发射信号的目的，可以将接收机120建模为负载阻抗R122。发射机110通过经由上拉(PU)元件140将传输线154上拉至VDD并经由下拉(PD)元件142将传输线154下拉至VSS来驱动用于接收机120的传输线154进行接收。从驱动器134来看，输出阻抗R146通常与延长器(pad)152和传输线154的阻抗匹配。预驱动器132向驱动器134提供信令和控制以在传输线154上输出信号。延长器152将发射机设备110对接到传输线154。系统102的使用示例是用于LPDDR3(低功率双倍数据速率版本3，由JEDEC在2012年5月公布的初始规范)中的驱动器。系统102导致输出电压的全摆幅以驱动输出信号。除存储器子系统的那些之外的部件还可以使用导致输出电压的全摆幅的驱动器。输出电压的全摆幅将大量的功率用于部件之间的I/O (输入/输出)或对接。【附图说明】以下描述包括附图的讨论，附图具有以本专利技术的实施例的实施方式的示例的方式给出的图示。应以示例的方式而不是限制的方式来理解附图。如本文所使用的对一个或多个“实施例”的提及应被理解为描述包括在本专利技术的至少一个实施方式中的特定特征、结构和/或特性。因此，出现在本文中的诸如“在一个实施例中”或“在替换实施例中”之类的短语描述本专利技术的各种实施例和实施方式，并且不一定全部指代同一实施例。然而，其也不一定是互斥的。图1A是已知CMOS输出驱动器的框图。图1B是双NM0S输出驱动器的框图。图2是具有用以减小发射摆幅的调压器的系统的实施例的框图。图3A是具有被耦接以相对于输出信号的高压参考减小摆幅的调压器的系统的实施例的框图。图3B是具有被耦接以相对于输出信号的低压参考减小摆幅的调压器的系统的实施例的框图。图3C是具有被耦接以相对于输出信号的低压参考和高压参考两者减小摆幅的调压器的系统的实施例的框图。图4是具有提供系统内测试以控制输出电压摆幅的测试系统的存储器子系统的实施例的框图。图5是具有用以控制信号摆幅的电压调节的存储器控制器和存储器设备通信子系统的实施例的框图。图6A是多支路上拉阻抗电路的实施例的框图。图6B是多支路下拉阻抗电路的实施例的框图。图7是用于输出具有减小的电压摆幅的信号的过程的实施例的流程图。图8是用于凭经验使用可能值的穷举搜索来测试和确定通信设置的过程的实施例的流程图。图9是其中可以实现电压摆幅控制的计算系统的实施例的框图。图10是其中可以实现电压摆幅控制的移动设备的实施例的框图。下面是某些细节和实施方式的描述，包括附图的描述，其可描绘下面描述的实施例中的某些或所有实施例，以及讨论在本文中提出的本专利技术概念的其它潜在实施例或实施方式。【具体实施方式】如下所述，调压器控制用于信号传输的传输线接口电路的电压摆幅。传输线接口电路是驱动传输线的驱动器或者是其一部分。传输线接口电路包括互补驱动器元件，包括用以响应于逻辑高而将传输线上拉的P型驱动器元件以及响应于逻辑低而将传输线下拉的η型驱动器元件。调压器被耦接在驱动器元件中的一个与相应的电压参考之间以减小传输线接口电路的电压摆幅。在一个实施例中，在传输线接口电路的上拉支路和下拉支路两者中使用调压器。因此，可以在高压源(VDD)与上拉元件之间放置第一调压器，并且可以在低压源或接地(VSS)与下拉元件之间放置第二调压器。可以使得减小的电压摆幅遵守I/O(输入/输出)接口标准，同时减小在用于I/O发射的系统内所使用的功率的量。在一个实施例中，可以经由凭经验测试的使用来进一步控制传输线接口电路的操作。系统可以凭经验测试用于特定设备的设备I/O (输入/输出)的性能参数。基于经由测试系统的凭经验测试，系统可以设置在其中发生设备间通信的系统或设备所特定的性能参数。针对用于多个不同I/o电路参数的多个不同设置中的每一个，测试系统设置用于每个I/O电路参数的值，生成测试业务以用(一个或多个)参数值来对通信进行应力测试，并测量用于I/o性能特性的操作裕度。电路参数可以包括Vref、Ron、转换速率、片内终结器(0DT)、调节器输出电压和/或其它参数。测试系统进一步执行搜索功能以确定用于每个1/0电路参数的值，在该值下，操作裕度满足最小阈值，并且I/O电路参数中的至少一个的性能增加。在一个实施例中，系统基于搜索功能来设置用于I/o电路参数的运行时间值。可以基于测试针对特定系统的特定部件动态地改变设置。在一个实施例中，可以使用所述的测试系统或测试引擎来测试存储器子系统以及更具体地平台部件(例如，处理器、存储器控制器)与存储器设备之间的通信。使用具有调度器或等价逻辑的存储器控制器的任何存储器子系统可以实现测试引擎的至少一个实施例。在本文中对存储器设备进行的提及可以包括不同的存储器类型。例如，存储器子系统一般地使用DRAM，其是如本文所述的存储器设备的一个示例。因此，本文所述的测试引擎与多个存储器技术中的任何一个兼容，该多个存储器技术诸如DDR3 (双倍数据速率版本3，由JEDEC (电子设备工程师联合委员会)在2007年6月27日最初发行，当前为版本21 )、DDR4(DDR版本4，由JEDEC在2012年9月中公布的初始规范)、LPDDR4 (低功率双倍数据速率版本4，在本申请提交时在由JEDEC开发中的规范)、WIDE10(在本申请提交时在由JEDEC开发中的规范)和/或其它，以及基于此类规范的衍生或扩展的技术。图1B是已知双NM0S输出驱动器的框图。系统104类似于图1A的系统102，但是具有η型上拉元件本文档来自技高网...
【技术保护点】
一种传输线接口电路，包括：多个驱动器元件，包括p型驱动器元件，其被耦接在传输线与用于所述传输线接口电路的高压参考之间，以响应于要在所述传输线上驱动的输入信号的逻辑高值而将所述传输线上拉；以及n型驱动器元件，其被耦接在所述传输线与用于所述传输线接口电路的低压参考之间，以响应于所述输入信号的逻辑低值而将所述传输线下拉；以及调压器，其被本地地耦接在所述驱动器元件中的一个与相应电压参考之间的传输线接口电路中以减小所述传输线接口电路的电压摆幅。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：CP莫扎克，RB特里维迪，JA麦卡尔，A马丁，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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