存储器件制造技术

本公开涉及存储器件。一种存储器件具有行解码器、页缓冲器和外围电路被设置在存储单元阵列之下的垂直结构。行解码器和页缓冲器可以不对称地设置。外围电路设置在其中不设置行解码器和页缓冲器的区域中。行解码器和页缓冲器可以关于面的界面对称地设置。外围电路可以设置在包括面的界面的一部分的区域中。

Memory device

The present disclosure relates to memory devices. A memory device with a row decoder, a page buffer and a peripheral circuit is placed under the memory cell array of the vertical structure. Row decoders and page buffers can be asymmetrically set up. The peripheral circuit is set in the region where the row decoder and the page buffer are not set. Row decoder and page buffer can be symmetrically set on the interface of the surface. The peripheral circuit can be located in a part of the interface that includes the surface.

【技术实现步骤摘要】
存储器件
专利技术构思涉及存储器件，更具体地，涉及具有垂直结构的存储器件和包括其的存储系统。
技术介绍
半导体存储器件可以包括含存储单元的存储单元阵列，存储单元中每个具有根据存储的数据而变化的状态。存储单元可以通过布置在存储单元阵列中的字线和位线被访问。半导体存储器件可以包括被配置来通过控制字线和位线访问存储单元的电路。此外，半导体存储器件还可以包括被配置来执行例如写或读动作的外部请求的动作的电路。
技术实现思路
本专利技术构思提供半导体存储器件，尤其是具有垂直结构的存储器件和包括其的存储系统。根据专利技术构思的一示例实施方式，提供一种存储器件。该存储器件包括第一半导体层和第二半导体层。第一半导体层包括含多条在第一方向上延伸的字线和多条在交叉第一方向的第二方向上延伸的位线的存储单元阵列。第二半导体层在垂直于第一方向和第二方向的第三方向上在第一半导体层之下，使得第一半导体层在第二半层体层上。第二半导体层包括衬底、多个行解码器电路、多个页缓冲器电路、以及外围电路。所述多个行解码器电路在第三方向上至少部分重叠存储单元阵列。所述多个页缓冲器电路在第三方向上至少部分重叠存储单元阵列。在第二半导体层中，所述多个行解码器电路中的至少两个行解码器电路具有不同的面积以及/或者所述多个页缓冲器电路中的至少两个页缓冲器电路具有不同的面积。根据专利技术构思的另一示例实施方式，一种存储器件包括第一半导体层和在垂直方向上在第一半导体层之下的第二半导体层，使得第一半导体层在第二半导体层之上。第一半导体层包括在水平方向上彼此相邻的第一和第二存储单元阵列。第二半导体层包括衬底、被配置为控制第一存储单元阵列的第一组行解码器电路和第一组页缓冲器电路、被配置为控制第二存储单元阵列的第二组行解码器电路和第二组页缓冲器电路、以及外围电路。第一组行解码器电路和第一组页缓冲器电路在第二半导体层的第一面区中。第一面区在垂直方向上重叠第一存储单元阵列。第二组行解码器电路和第二组页缓冲器电路在第二半导体层的第二面区中。第二面区在垂直方向上重叠第二存储单元阵列。外围电路包括在第二半导体层的以下区域中的第一子电路，该区域包括第一与第二面区之间的界面的至少一部分且在垂直方向上至少部分重叠第一和第二存储单元阵列。根据专利技术构思的另一示例实施方式，一种存储器件包括含第一存储单元阵列的第一半导体层和连接到第一半导体层的第二半导体层。第二半导体层包括多个行解码器电路、多个页缓冲器电路和至少一个外围电路。第一半导体层在第二半导体层之上。所述多个行解码器电路包括第一行解码器电路和第二行解码器电路。所述多个页缓冲器电路包括第一页缓冲器电路和第二页缓冲器电路。第一存储单元阵列在第二半导体层中的包括第一行解码器电路、第二行解码器电路、第一页缓冲器电路、第二页缓冲器电路和所述至少一个外围电路的一部分的面区之上。附图说明由以下结合附图的详细描述，专利技术构思的示例实施方式将被更清晰地理解，附图中：图1是根据一示例实施方式的存储器件的框图；图2示意性示出根据一示例实施方式的图1的存储器件的结构；图3示出根据一示例实施方式的图1的存储单元阵列的一示例；图4A是根据一示例实施方式的图3的一个存储块的一部分的俯视图；图4B是图4A的俯视图的一部分的透视图；图5是根据一示例实施方式的图3的存储块之一的等效电路图；图6A至6C是根据示例实施方式的半导体存储器件的示例的剖视图；图7A示出根据一示例实施方式的包括第一和第二半导体层的存储器件的结构；图7B是存储器件中接触第一半导体层的第二半导体层的上表面的俯视图；图8是根据一示例实施方式的外围电路的框图；图9A至9D示出根据示例实施方式的图7A的第二半导体层的示例；图10A至10C示出根据示例实施方式的图7A的第二半导体层的示例；图11示出根据一示例实施方式的图7A的第二半导体层的一示例；图12是根据另一示例实施方式的存储器件的框图；图13示意性示出根据一示例实施方式的图12的存储器件的结构；图14A和14B是根据示例实施方式的，图13的存储器件中接触第一半导体层的第二半导体层的示例的上表面的示意俯视图；图15是根据一示例实施方式的，图13的存储器件中接触第一半导体层的第二半导体层的示例的上表面的示意俯视图；图16A至16D示出根据示例实施方式的图12的外围电路的布置的示例；图17示出根据一示例实施方式的图12的外围电路的布置的一示例；以及图18是根据一示例实施方式的包括存储器件的计算系统的框图。具体实施方式图1是根据一示例实施方式的存储器件100的框图。如图1中所示，存储器件100可以包括存储单元阵列110、行解码器120、页缓冲器130和外围电路140。存储单元阵列110可以包括多个存储单元，每个存储单元具有根据存储的数据而变化的状态。存储单元可以布置在存储单元阵列110中并且可以通过多条字线和多条位线被访问。存储单元可以是当切断电源时其中存储的数据丢失的易失性存储单元或即使当切断电源时其中存储的数据被保持的非易失性存储单元。例如，当存储单元是易失性存储单元时，存储器件100可以是动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功耗DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或兰巴斯(Rambus)动态随机存取存储器(RDRAM)。而且，当存储单元是非易失性存储单元时，存储器件100可以是诸如电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)的非易失性存储器。而且，存储器件100可以是其中存储单元阵列110既包括易失性存储单元又包括非易失性存储单元的混合存储器件。在以下描述中，存储器件100被参照图3至5描述为垂直NAND闪存器件。然而，专利技术构思不限于此。参照图1，行解码器120可以从外围电路140接收驱动电压V_X和行地址A_X，并且控制布置在存储单元阵列110中的字线。例如，行解码器120可以基于行地址A_X启动字线中的至少一条，并且将驱动电压V_X施加于选中的字线。由行解码器120基于行地址A_X启动的字线选中的存储单元可以被称为页，并且以页为单位，数据可以被写至存储单元阵列110或从存储单元阵列110被读取。随着存储单元阵列110的集成度和存储器件100的运行速度增大，由于施加至字线的信号上的延迟，行解码器120可以不仅邻近存储单元阵列110设置，而且包括邻近存储单元阵列110中布置的各字线重复布置的完全相同的电路。因此，行解码器120可以被设置为具有在字线排列的方向上，例如在与字线延伸的方向垂直的方向上延伸的形状。例如，行解码器120可以在字线排列的方向上具有与存储单元阵列110实质相同或相似的长度。参照图1，页缓冲器130可以从外围电路140接收页缓冲器控制信号C_PB，并且相对于外围电路140收发数据信号D_RW。页缓冲器130可以响应页缓冲器控制信号C_PB控制布置在存储单元阵列110中的位线。例如，响应于页缓冲器控制信号C_PB的页缓冲器130检测本文档来自技高网...

【技术保护点】
一种存储器件，包括：包括存储单元阵列的第一半导体层，所述存储单元阵列包括在第一方向上延伸的多条字线和在交叉所述第一方向的第二方向上延伸的多条位线；以及第二半导体层，其在垂直于所述第一方向和第二方向的第三方向上在所述第一半导体层之下，使得所述第一半导体层在所述第二半导体层上，其中，所述第二半导体层包括衬底、多个行解码器电路、多个页缓冲器电路、以及外围电路，所述多个行解码器电路在所述第三方向上至少部分重叠所述存储单元阵列，所述多个页缓冲器电路在所述第三方向上至少部分重叠所述存储单元阵列，以及所述多个行解码器电路中的至少两个行解码器电路具有不同的面积以及/或者所述多个页缓冲器电路中的至少两个页缓冲器电路具有不同的面积。

【技术特征摘要】
2016.05.16 KR 10-2016-00597751.一种存储器件，包括：包括存储单元阵列的第一半导体层，所述存储单元阵列包括在第一方向上延伸的多条字线和在交叉所述第一方向的第二方向上延伸的多条位线；以及第二半导体层，其在垂直于所述第一方向和第二方向的第三方向上在所述第一半导体层之下，使得所述第一半导体层在所述第二半导体层上，其中，所述第二半导体层包括衬底、多个行解码器电路、多个页缓冲器电路、以及外围电路，所述多个行解码器电路在所述第三方向上至少部分重叠所述存储单元阵列，所述多个页缓冲器电路在所述第三方向上至少部分重叠所述存储单元阵列，以及所述多个行解码器电路中的至少两个行解码器电路具有不同的面积以及/或者所述多个页缓冲器电路中的至少两个页缓冲器电路具有不同的面积。2.如权利要求1所述的存储器件，其中所述第二半导体层包括被所述第一方向和第二方向上的两条虚拟线划分的第一区、第二区、第三区和第四区，所述两条虚拟线于在所述第三方向上重叠所述存储单元阵列的点处彼此交叉，所述多个行解码器电路包括分别在所述第一区和第三区中的第一行解码器电路和第二行解码器电路，所述多个页缓冲器电路包括分别在所述第二区和第四区中的第一页缓冲器电路和第二页缓冲器电路，所述外围电路设置在所述第一区、第二区、第三区和第四区中的至少一个区中，以及所述第一区和第三区具有彼此不同的面积以及/或者所述第二区和第四区具有彼此不同的面积。3.如权利要求2所述的存储器件，其中所述第一区、第二区、第三区和第四区在所述第三方向上被所述存储单元阵列重叠。4.如权利要求2所述的存储器件，其中所述第一区和第二区在所述第二方向上彼此相邻，所述第三区和第四区在所述第二方向上彼此相邻。5.如权利要求1所述的存储器件，其中所述多个页缓冲器电路中的每一个包括写电路、读电路和多个锁存器。6.如权利要求2所述的存储器件，其中所述第一区、第二区、第三区和第四区被划分从而减小所述外围电路的在所述第三方向上不重叠所述存储单元阵列的面积。7.如权利要求1所述的存储器件，其中电连接到所述至少两个行解码器电路中的第一个的字线的数量不同于电连接到所述至少两个行解码器电路中的第二个的字线的数量。8.如权利要求1所述的存储器件，其中电连接到所述至少两个页缓冲器电路中的第一个的位线的数量不同于电连接到所述至少两个页缓冲器电路中的第二个的位线的数量。9.如权利要求2所述的存储器件，其中所述第一页缓冲器电路和第二页缓冲器电路分别在所述第二区和第四区中彼此尽可能间隔开，或者在所述两条虚拟线彼此交叉的位置彼此相邻。10.如权利要求2所述的存储器件，其中所述第一行解码器电路和第二行解码器电路分别在所述第一区和第三区中彼此尽可能间隔开，或者在所述两条虚拟线彼此交叉的位置彼此相邻。11.如权利要求2所述的存储器件，其中所述存储单元阵列包括第一子阵列和第二子阵列，所述第一子阵列在所述第三方向上重叠所述第一区和第四区并被配置为被所述第一行解码器电路控制，所述第二子阵列在所述第三方向上重叠所述第二区和第三区并被配置为被所述第二行解码器电路控制，所述第一页缓冲器电路包括彼此分开且被配置为分别控制所述第一子阵列和第二子阵列的页缓冲器子电路，以及所述第二页缓冲器电路包括彼此分开且被配置为分别控制所述第一子阵列和第二子阵列的页缓冲器子电路。12.一种存储器件，包括：第一半导体层，其包括在水平方向上彼此相邻的第一存储单元阵列和第二存储单元阵列；以及第二半导体层，其在垂直方向上在所述第一半导体层之下使得所述第一半导体层在所述第二半导体层上，所述第二半导体层包括衬底、被配置为控制所述第一存储单元阵列的第一组行解码器电路和第一组页缓冲器电路、被配置为控制所述第二存储单元阵列的第二组行解码器电路和第二组页缓冲器电路、以及外围电路，其中，所述第一组行解码器电路和所述第一组页缓冲器电路在所述第二半导体层的第一面区中，所...

【专利技术属性】
技术研发人员：任琫淳，沈相元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR