具有提供减少的读扰乱的传输门的七晶体管SRAM位单元制造技术

系统和方法涉及七晶体管静态随机存取存储器(7T SRAM)位单元(图5，500)，其包括第一反相器和第二反相器，第一反相器具有第一上拉晶体管(512)、第一下拉晶体管(514)和第一存储节点(510)，第二反相器具有第二上拉晶体管(522)、第二下拉晶体管(524)和第二存储节点(520)。第二存储节点耦合至第一上拉晶体管和第一下拉晶体管的栅极。传输门(540)被配置成：在写操作、待机模式和保持模式期间选择性地将第一存储节点耦合至第二上拉晶体管和第二下拉晶体管的栅极；以及在读操作期间选择性地使第一存储节点与第一上拉晶体管和第一下拉晶体管的栅极解耦。该7T SRAM位单元可通过耦合至第一存储节点(510)的存取晶体管(522)来读取或写入。

【技术实现步骤摘要】
【国外来华专利技术】具有提供减少的读扰乱的传输门的七晶体管SRAM位单元公开领域所公开的方面包括与七晶体管静态随机存取存储器(7TSRAM)位单元有关的系统和方法。示例性方面涉及具有减小的读扰乱和对半选问题的敏感性、以及改进的噪声余量的7TSRAM位单元。
技术介绍
存储器设备通常包括各自存储数据位的位单元阵列。每个数据位可表示逻辑零(“0”)或逻辑一(“1”)，其可对应于该位单元的状态。在所选位单元的读操作期间，低电压电平表示逻辑“0”且相对较高的电压电平表示逻辑“1”。图1解说了常规六晶体管静态随机存取存储器(6TSRAM)位单元100。位单元100包括一对交叉耦合的反相器，每个交叉耦合反相器包括由存储节点分隔开的p沟道金属氧化物半导体(PMOS)上拉晶体管和n沟道金属氧化物半导体(NMOS)下拉晶体管。第一反相器包括存储第一逻辑值的第一存储节点110。第一存储节点110被安排在第一上拉晶体管112和第一下拉晶体管114之间。第二反相器包括存储第二逻辑值的第二存储节点120。第二存储节点120被安排在第二上拉晶体管122和第二下拉晶体管124之间。当这对反相器被交叉耦合时，第一逻辑值是第二逻辑值的相反值或逆值。在位单元100的读操作中，位线150和位线160两者均被预充电。随后字线170被设置为高电压状态以选择位单元100，这进而导通晶体管152和162。如果6TSRAM位单元100不失一般性地存储逻辑“1”，则逻辑“1”出现在第一反相器的第一存储节点110处且逻辑“0”出现在第二反相器的第二存储节点120处。通过导通存取晶体管152和162，位线150上的电压将由上拉晶体管112来维持，而位线160上的电压将由下拉晶体管124来放电。感测放大器(未示出)被用来放大出现在位线150和位线160上的差分电压，并且逻辑值“1”被读取。另一方面，如果逻辑“0”存储在位单元100中，则逻辑“0”出现在第一存储节点110处且逻辑“1”出现在第二存储节点120处。读取位单元100在位线150将被放电且位线160将保持充电至高电压的意义上导致以上过程的相反过程，从而最终导致逻辑值“0”被读取。在位单元100的写操作中，对于写入逻辑“1”的情形，位线150被驱动至高电压状态且位线160被驱动至低电压状态。随后字线170被设置为高电压状态以选择位单元100，这进而导通存取晶体管152和162。由于位线150处于高电压状态，逻辑“1”将被写入第一存储节点110，并且由于位线160处于低电压状态，逻辑“0”将被写入第二存储节点120。对于逻辑“0”的写入，在位线160将被驱动至高电压状态且位线150将被驱动至低电压状态的意义上遵循相反过程。随着存储器设备变得越来越小，会产生其可靠性和性能降低的问题。例如，静态噪声余量(SNM)被定义为能够无意地翻转位单元状态的最小噪声电压(如在第一存储节点110和第二存储节点120之间测得的)。读取静态噪声余量(RSNM)被定义为能够在位单元的读操作期间无意地翻转位单元状态的噪声电压量。随着位单元变得越来越小，尺寸约束可降低位单元的RSNM，从而导致它们变得对因例如温度变化或工艺变动而产生的噪声越来越敏感。图2解说了常规八晶体管静态随机存取存储器(8TSRAM)位单元200。在位单元200中，类似于常规6TSRAM位单元(诸如位单元100)的存储节点110和120，数据存储节点210和220使用解耦晶体管280和290来与读位线282解耦。由于读位线282与数据存储节点210和220解耦，因此读操作导致位单元状态的无意翻转的可能性小了很多。由此，位单元200的RSNM高于或等于与当没有针对位单元200的有效读/写操作在进行中时的噪声余量有关的保持SNM(HSNM)。然而，由于位单元200包括两个额外的解耦晶体管280和290，因此位单元的面积增大了。此外，除了读位线282之外，位单元200还包括针对位单元200上的读操作被激活的读字线272。此外，位单元200包括用于写操作的分开的写位线250和260以及分开的写字线270。写位线250和260类似于位单元100的位线150和160，除了它们在读操作期间不被使用。类似地，写字线270类似于位单元100的字线170，除了写字线270在读操作期间不被使用。图2的8TSRAM的进一步优点在于不同晶体管被用于读操作和写操作。由于不同晶体管被用于读操作和写操作，各自相应的晶体管可被独立地优化。例如，可通过加强写存取晶体管252和262来改善写速度。然而，加强写存取晶体管可能会产生目标位单元上的写操作不仅可影响目标位单元而且还影响目标位单元的行中的每个其他单元的问题。写操作可影响整个行，这是因为写字线是按存储器阵列的行方向来布置的(即，在存储器阵列的给定行中的每个位单元共享单条写字线)。此问题(被称为“半选”问题)会损害写速度经优化8TSRAM(诸如图2中所描绘的8TSRAM)的可靠性。对8TSRAM中的半选问题的一种所提议的解决方案是针对写操作采用的回写方案。在回写方案中，行中的每个位单元首先被读取以确定所存储的值。随后基于要写入的数据来修改所存储的值，并且将该经修改值写回到所有位单元(包括一个或多个目标位单元)。通过对包含这一个或多个目标位单元的行中的每个位单元执行写操作，此回写方案避免了在仅与目标位单元共享一行的位单元中无意地导致扰乱的问题。然而，回写方案有它自己的缺陷。具体而言，由于每个写循环都为整个行执行读和写操作两者，因此功耗会增加。因此，存在对改善位单元的噪声余量和数据稳定性同时避免常规办法的前述缺陷的需要。概述示例性方面包括与七晶体管静态随机存取存储器(7TSRAM)位单元有关的系统和方法。具体而言，示例性方面涉及具有减小的读扰乱和对半选问题的敏感性、以及改进的噪声余量的7TSRAM位单元。例如，一示例性方面涉及一种七晶体管静态随机存取存储器(7TSRAM)位单元，其包括：第一反相器，其包括第一上拉晶体管、第一下拉晶体管和第一存储节点；以及第二反相器，其包括第二上拉晶体管、第二下拉晶体管和第二存储节点，其中第二存储节点耦合至第一上拉晶体管和第一下拉晶体管的栅极。耦合至第一存储节点的存取晶体管；以及传输门，其被配置成选择性地将第一存储节点耦合至第二上拉晶体管和第二下拉晶体管的栅极。另一示例性方面涉及一种操作七晶体管静态随机存取存储器(7TSRAM)位单元的方法，该方法包括：在读操作期间，选择性地使第一反相器的第一存储节点与第二反相器的栅极解耦，其中第二反相器的第二存储节点耦合至第一反相器的栅极；以及通过耦合至第一存储节点的存取晶体管来读取存储在第一存储节点中的数据值。在可任选方面，该方法可进一步包括在写操作、待机模式和保持模式期间选择性地将第一反相器的第一存储节点耦合至第二反相器的栅极。又一示例性方面涉及一种系统，包括：七晶体管静态随机存取存储器(7TSRAM)位单元；用于在读操作期间选择性地使该7TSRAM位单元的第一反相器的第一存储节点与第二反相器的栅极解耦的装置，其中第二反相器的第二存储节点耦合至第一反相器的栅极；以及用于读取存储在第一存储节点中的数据值的装置。在可任选方面，该系统进一步包括用于在写操作、待机模式和保持模式期间选择性地将本文档来自技高网...

【技术保护点】
一种七晶体管静态随机存取存储器(7T SRAM)位单元，包括：第一反相器，其包括第一上拉晶体管、第一下拉晶体管和第一存储节点；第二反相器，其包括第二上拉晶体管、第二下拉晶体管和第二存储节点，其中所述第二存储节点耦合至所述第一上拉晶体管和所述第一下拉晶体管的栅极；耦合至所述第一存储节点的存取晶体管；以及传输门，其被配置成选择性地将所述第一存储节点耦合至所述第二上拉晶体管和所述第二下拉晶体管的栅极。

【技术特征摘要】
【国外来华专利技术】2014.09.27 US 14/499,1491.一种七晶体管静态随机存取存储器(7TSRAM)位单元，包括：第一反相器，其包括第一上拉晶体管、第一下拉晶体管和第一存储节点；第二反相器，其包括第二上拉晶体管、第二下拉晶体管和第二存储节点，其中所述第二存储节点耦合至所述第一上拉晶体管和所述第一下拉晶体管的栅极；耦合至所述第一存储节点的存取晶体管；以及传输门，其被配置成选择性地将所述第一存储节点耦合至所述第二上拉晶体管和所述第二下拉晶体管的栅极。2.如权利要求1所述的7TSRAM位单元，其特征在于，所述传输门包括并联耦合的PMOS晶体管和NMOS晶体管。3.如权利要求2所述的7TSRAM位单元，其特征在于，所述PMOS晶体管被配置成在保持模式和待机模式中被激活，并且被配置成在读模式和写模式中被停用。4.如权利要求2所述的7TSRAM位单元，其特征在于，所述PMOS晶体管的栅极耦合至字线，所述字线耦合至所述存取晶体管的栅极。5.如权利要求2所述的7TSRAM位单元，其特征在于，所述NMOS晶体管被配置成在写模式和待机模式中被激活，并且被配置成在保持模式和读模式中被停用。6.如权利要求5所述的7TSRAM位单元，其特征在于，所述NMOS晶体管的栅极耦合至第一写字线。7.如权利要求1所述的7TSRAM位单元，其特征在于，所述存取晶体管被配置成将位线耦合至所述第一存储节点，并且所述存取晶体管被配置成在读模式或写模式中被激活。8.如权利要求7所述的7TSRAM位单元，其特征在于，所述第一下拉晶体管耦合至第二写字线。9.如权利要求1所述的7TSRAM位单元，其特征在于，所述传输门被配置成在读操作期间截止。10.如权利要求1所述的7TSRAM位单元，其特征在于，所述传输门被配置成在所述7TSRAM未被选择成进行写操作时截止。11.如权利要求1所述的7TSRAM位单元，其特征在于，所述7TSRAM位单元被集成到选自包括以下各项的组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、移动电话、以及计算机。12.一种操作七晶体管静态随机存取存储器(7TSRAM)位单元的方法，所述方法包括：在读操作期间，选择性地使第一反相器的第一存储节点与第二反相器的栅极解耦，其中所述第二反相器的第二存储节点耦合至所述第一反相器的栅极；以及通过耦合至所述第一存储节点的存取晶体管来读取存储在所述第一存储节点中的数据值。13.如权利要求12所述的方法，其特征在于，所述选择性地解耦包括选择性地停用由并联耦合的PMOS晶体管和NMOS晶体管形成的传...

【专利技术属性】
技术研发人员：SO·郑，Y·杨，S·S·宋，Z·王，C·F·耶普，
申请(专利权)人：高通股份有限公司，延世大学校产学协力团，
类型：发明
国别省市：美国,US