高电压阈值器件的传输门及其后续下拉电路结构制造技术

本发明专利技术提供一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管连接到第一信号针，PMOS晶体管的栅极连接到第二信号针，其特征在于：第一NMOS晶体管为本征NMOS晶体管，且包括串联在信号输出端与地之间的栅极与漏极直连的第二NMOS晶体管以及第三NMOS晶体管，所述第三NMOS晶体管的栅极连接到第二信号针。本发明专利技术针对高电压阈值器件电路，能够使得具有本征NMOS晶体管的传输门电路即使在较低的电源电压下且输入信号为不满幅的情况下保持在上升沿和下降沿顺利导通，有效地发挥逻辑功能。并且，添加栅漏直连的NMOS晶体管的下拉电路能够在较大的电源电压范围内有效地减少漏电流。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种高电压阈值器件的传输门及其后续下拉电路结构。
技术介绍
在高电压阈值的电子器件中，通常需要对传输门后接下拉电路。传输门通常的结构是由一对栅极控制的NMOS晶体管和PMOS晶体管构成，它们的栅极连接到不同的信号针。而后接的下拉电路通常是栅极控制的NMOS晶体管。通常，传输门中的PMOS晶体管与下拉电路中的NMOS晶体管的栅极连接到相同的信号针，而该信号针与连接到传输门中的NMOS晶体管的信号针的电平高低逻辑相反。当NMOS晶体管的栅极信号针为逻辑低电平且PMOS晶体管的栅极信号针为逻辑高电平，则传输门截止，下拉电路导通。当NMOS晶体管的栅极信号针为逻辑高电平而PMOS晶体管的栅极信号针为逻辑低电平，则传输门导通，下拉电路截止。领域内对高电压阈值器件在大范围电源电压内的有效应用具有迫切的需求。而在现有技术中，在低电压供电的情况下(通常供电电压在一至两倍电压阈值之间)，当输入电压不为满摆幅时，传输门电路中的NMOS晶体管的栅源电压Vgs或PMOS晶体管的栅源电压Vgs较低，接近电压阈值，因此，由于阈值较高，NMOS晶体管和PMOS晶体管难以本文档来自技高网...

【技术保护点】
一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，以及信号输出端与地之间的第二NMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管的栅极连接到第一信号针，所述PMOS晶体管和第二NMOS晶体管的栅极连接到第二信号针，其特征在于：所述第一NMOS晶体管为本征NMOS晶体管。

【技术特征摘要】
1.一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，以及信号输出端与地之间的第二NMOS晶体管，其中所述PMOS晶体管的衬底连接到电源电压且所述第一NMOS晶体管的衬底连接到地，所述第一NMOS晶体管的栅极连接到第一信号针，所述PMOS晶体管和第二NMOS晶体管的栅极连接到第二信号针，其特征在于：所述第一NMOS晶体管为本征NMOS晶体管。2.如权利要求1所述的传输门及其下拉电路结构，其特征在于：所述第一NMOS晶体管的漏极和PMOS晶体管的漏极与信号输入端相连，所述第一NMOS晶体管的源极、PMOS晶体管的源极和第二NMOS晶体管的漏极与信号输出端相连，所述第二NMOS晶体管的源极连接到地。3.如权利要求2所述的传输门及其下拉电路结构，其特征在于：所述PMOS晶体管为标准PMOS晶体管，所述第二NMOS晶体管为标准NMOS晶体管。4.如权利要求3所述的传输门及其下拉电路结构，其特征在于：所述第一NMOS晶体管由连接到其栅极的第一信号针控制，所述标准PMOS晶体管与第二NMOS晶体管由共同连接到其栅极的第二信号针控制。5.如权利要求4所述的传输门及其下拉电路结构，其特征在于：当所述传输门电路分别处于导通和截止状态时，控制所述第一NMOS晶体管的第一信号针分别具有逻辑高电平和逻辑低电平，而控制所述PMOS晶体管和第二NMOS晶体管的第二信号针分别具有逻辑低电平和逻辑高电平。6.如权利要求5所述的传输门及其下拉电路结构，其特征在于：所述第二信号针与第一信号针的逻辑电平高低相反。7.一种传输门及其下拉电路结构，包括并联在信号输入端和信号输出端之间的第一NMOS晶体管和PMOS晶体管，其中所述...

【专利技术属性】
技术研发人员：耿彦，陈捷，朱恺，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31