一种接口复用的接收电路制造技术

本发明专利技术提供一种接口复用的接收电路，通过轨到轨输入放大级电路接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，具有很大的输入范围，可以很好的保证MIPI或LVDS标准的电平的准确接收；并且根据所述轨到轨输入放大级电路接收信号的种类不同，其串行转并行电路接收的时钟信号也将随之而改变，以实现符合不同标准的信号输出，进而实现了接口的复用；同时，所述接口复用的接收电路，无需冗余电路以实现不同标准信号的接收、放大和转换，因此节约了芯片的面积，有利于降低成本。

【技术实现步骤摘要】

本专利技术涉及接口复用
，特别涉及一种接口复用的接收电路。
技术介绍
在现有技术中，LVDS(Low Voltage Differential Signaling，低压差分信号)，是一种接口类型，其接收前端系统结构如图1所示；LVDS协议要求输入高速信号共模为1.1～1.4V，输入阻抗为80～125欧姆，需要以每7位串行Bit为一个Byte进行解析，并且是高位先出(MSB first out)。而MIPI(Mobile Industry Processor Interface，移动产业处理器接口)也一种接口类型，其接收前端系统结构如图2所示；MIPI协议要求输入高速信号共模为70～330mV，输入阻抗为80～125欧姆，需要以每8位串行Bit为一个Byte进行解析，并且是低位先出(LSB first out)。随着芯片工艺的尺寸越来越小，工作电压越来越低，功耗也越来越小，因此在接口电路中对低共模低幅度接收电路的需求越来越大；但是实际应用中，往往又需要此芯片为能够兼容传统的共模电平较高的接收电路。因此，提供一种能够实现接口复用且不增加芯片面积的接收电路是亟待解决的问题。
技术实现思路
本专利技术提供一种接口复用的接收电路，以解决现有技术中缺少能够实现接口复用且不增加芯片面积的接收电路的问题。为实现所述目的，本申请提供的技术方案如下：一种接口复用的接收电路，包括：输入缓冲放大电路和串行转并行电路；所述输入缓冲放大电路包括：轨到轨输入放大级电路和差分转单端电路；其中：所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，并对接收的差分输入信号进行放大；所述差分转单端电路用于对所述轨到轨输入放大级电路放大后的差分输入信号进行进一步放大，并转换为数字信号；所述串行转并行电路用于接收第一时钟信号、第二时钟信号和所述数字信号，并根据所述第一时钟信号和所述第二时钟信号将串行的所述数字信号转换为并行信号输出；当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所述第一时钟信号为MIPI时钟通道输出的快速时钟信号，其频率为数据率的一半，所述第二时钟信号为所述第一时钟信号的4分频信号；当所述轨到轨输入放大级电路用于接收高共模电平的差分输入信号时，所述第一时钟信号为锁相环输出的快速时钟信号，所述第二时钟信号为所述第一时钟信号的7分频信号。优选的，所述轨到轨输入放大级电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一电阻、第二电阻、第三电阻、第一电流源和第二电流源；其中：所述第一电流源的正极与电源相连；所述第一电流源的负极与所述第一PMOS晶体管和所述第二PMOS晶体管的源级相连；所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极及第一电阻的一端相连，连接点为所述轨到轨输入放大级电路的第一输入端；所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极及第一电阻的另一端相连，连接点为所述轨到轨输入放大级电路的第二输入端；所述第一NMOS晶体管的源级和所述第二NMOS晶体管的源级相连，连接点通过所述第二电流源接地；所述第一NMOS晶体管的漏极与所述第三PMOS晶体管的栅极、所述第四PMOS晶体管的栅极和漏极相连；所述第二NMOS晶体管的漏极与所述第六PMOS晶体管的栅极、所述第五PMOS晶体管的栅极和漏极相连；所述第三PMOS晶体管的源级、所述第四PMOS晶体管的源级、所述第五PMOS晶体管的源级及所述第六PMOS晶体管的源级均与所述电源相连；所述第三PMOS晶体管的漏极、所述第二电阻的一端、所述第三NMOS晶体管的漏极及所述第二PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第一输出端；所述第六PMOS晶体管的漏极、所述第三电阻的一端、所述第四NMOS晶体管的漏极及所述第一PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第二输出端；所述第二电阻的另一端与所述第三NMOS晶体管的栅极相连；所述第三NMOS晶体管的源级接地；所述第三电阻的另一端与所述第四NMOS晶体管的栅极相连；所述第四NMOS晶体管的源级接地。优选的，所述差分转单端电路包括：第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管及第三电流源；其中：所述第七PMOS晶体管的源级、所述第八PMOS晶体管的源级及所述第九PMOS晶体管的源级均与电源相连；所述第七PMOS晶体管的栅极和漏极与所述第八PMOS晶体管的栅极及所述第五NMOS晶体管的漏极相连；所述第五NMOS晶体管的栅极与所述轨到轨输入放大级电路的第二输出端相连；所述第八PMOS晶体管的漏极、所述第六NMOS晶体管的漏极、所述第九PMOS晶体管的栅极及所述第七NMOS晶体管的栅极相连；所述第六NMOS晶体管的栅极与所述轨到轨输入放大级电路的第一输出端相连；所述第五NMOS晶体管的源级和所述第六NMOS晶体管的源级相连，连接点通过所述第三电流源接地；所述第九PMOS晶体管的漏极及所述第七NMOS晶体管的漏极相连，连接点为所述差分转单端电路的输出端；所述第七NMOS晶体管的源级接地。优选的，所述串行转并行电路包括：非门、七个复用器及十八个D触发器；其中，七个复用器分别为第一复用器至第七复用器，十八个D触发器分别为第一D触发器至第十八D触发器；第一D触发器的D端与第二D触发器的D端相连，连接点为所述串行转并行电路的输入端；第一D触发器、第三D触发器至第十D触发器的脉冲端接收所述第一时钟信号；第二D触发器的脉冲端通过非门接收所述第一时钟信号；第十一D触发器至第十八D触发器的脉冲端接收所述第二时钟信号；第三D触发器的D端与第一D触发器的Q端相连；第二D触发器的Q端与第一复用器的0输入端相连；第一复用器的1输入端、第二复用器的0输入端、第三D触发器的Q端及第十一D触发器的D端相连；第一复用器的输出端与第四D触发器的D端相连；第四D触发器的Q端与第二复用器的1输入端、第三复用器的0输入端及第十二D触发器的D端相连；第三复用器的1输入端、第四复用器的0输入端、第五D触发器的Q端及第十三D触发器的D端相连；第二复用器的输出端与第五D触发器的D端相连；第三复用器的输出端与第六D触发器的D端相连；第六D触发器的Q端与第四复用器的1输入端、第五复用器的0输入端及第十四D触发器的D端相连；第五复用器的1输入端、第六复用器的0输入端、第七D触发器的Q端及第十五D触发器的D端相连；第四复用器的输出端与第七D触发器的D端相连；第五复用器的输出端与第八D触发器的D端相连；第八D触发器的Q端与第六复用器的1输入端、第七复用器的0输入端及第十六D触发器的D端相连；第七复用器的1输入端、第九D触发器的Q端及第十七D触发器的D端相连；第六复用器的输出端与第九D触发器的D端相连；第七复用器的输出端与第十D触发器的D端相连；第十D触发器的Q端与第十八D触发器的D端相连。优选的，当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所本文档来自技高网...

【技术保护点】
一种接口复用的接收电路，其特征在于，包括：输入缓冲放大电路和串行转并行电路；所述输入缓冲放大电路包括：轨到轨输入放大级电路和差分转单端电路；其中：所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，并对接收的差分输入信号进行放大；所述差分转单端电路用于对所述轨到轨输入放大级电路放大后的差分输入信号进行进一步放大，并转换为数字信号；所述串行转并行电路用于接收第一时钟信号、第二时钟信号和所述数字信号，并根据所述第一时钟信号和所述第二时钟信号将串行的所述数字信号转换为并行信号输出；当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所述第一时钟信号为MIPI时钟通道输出的快速时钟信号，其频率为数据率的一半，所述第二时钟信号为所述第一时钟信号的4分频信号；当所述轨到轨输入放大级电路用于接收高共模电平的差分输入信号时，所述第一时钟信号为锁相环输出的快速时钟信号，所述第二时钟信号为所述第一时钟信号的7分频信号。

【技术特征摘要】
1.一种接口复用的接收电路，其特征在于，包括：输入缓冲放大电路和串行转并行电路；所述输入缓冲放大电路包括：轨到轨输入放大级电路和差分转单端电路；其中：所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，并对接收的差分输入信号进行放大；所述差分转单端电路用于对所述轨到轨输入放大级电路放大后的差分输入信号进行进一步放大，并转换为数字信号；所述串行转并行电路用于接收第一时钟信号、第二时钟信号和所述数字信号，并根据所述第一时钟信号和所述第二时钟信号将串行的所述数字信号转换为并行信号输出；当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所述第一时钟信号为MIPI时钟通道输出的快速时钟信号，其频率为数据率的一半，所述第二时钟信号为所述第一时钟信号的4分频信号；当所述轨到轨输入放大级电路用于接收高共模电平的差分输入信号时，所述第一时钟信号为锁相环输出的快速时钟信号，所述第二时钟信号为所述第一时钟信号的7分频信号。2.根据权利要求1所述的接口复用的接收电路，其特征在于，所述轨到轨输入放大级电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一电阻、第二电阻、第三电阻、第一电流源和第二电流源；其中：所述第一电流源的正极与电源相连；所述第一电流源的负极与所述第一PMOS晶体管和所述第二PMOS晶体管的源级相连；所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极及第一电阻的一端相连，连接点为所述轨到轨输入放大级电路的第一输入端；所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极及第一电阻的另一端相连，连接点为所述轨到轨输入放大级电路的第二输入端；所述第一NMOS晶体管的源级和所述第二NMOS晶体管的源级相连，连接点通过所述第二电流源接地；所述第一NMOS晶体管的漏极与所述第三PMOS晶体管的栅极、所述第四PMOS晶体管的栅极和漏极相连；所述第二NMOS晶体管的漏极与所述第六PMOS晶体管的栅极、所述第五PMOS晶体管的栅极和漏极相连；所述第三PMOS晶体管的源级、所述第四PMOS晶体管的源级、所述第五PMOS晶体管的源级及所述第六PMOS晶体管的源级均与所述电源相连；所述第三PMOS晶体管的漏极、所述第二电阻的一端、所述第三NMOS晶体管的漏极及所述第二PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第一输出端；所述第六PMOS晶体管的漏极、所述第三电阻的一端、所述第四NMOS晶体管的漏极及所述第一PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第二输出端；所述第二电阻的另一端与所述第三NMOS晶体管的栅极相连；所述第三NMOS晶体管的源级接地；所述第三电阻的另一端与所述第四NMOS晶体管的栅极相连；所述第四NMOS晶体管的源级接地。3.根据权利要求2所述的接口复用的接收电路，其特征在于，所述差分转单端电路包括：第七PMOS晶体管、第八PMOS晶体管、第九P...

【专利技术属性】
技术研发人员：陈余，陶成，陈峰，夏洪锋，苏进，
申请(专利权)人：龙迅半导体合肥股份有限公司，
类型：发明
国别省市：安徽;34