半导体器件制造技术

半导体器件具备SRAM电路。SRAM电路包括呈矩阵状排列有多个存储器单元(MC)的存储器阵列(11)、供各存储器单元(MC)共同连接的接地布线(ARVSS)、以及用于根据动作模式控制接地布线(ARVSS)的电位的第一电位控制电路(16)。第一电位控制电路(16)包括彼此并联连接于赋予接地电位的接地节点(VSS)与接地布线(ARVSS)之间的第一NMOS晶体管(NM10)及第一PMOS晶体管(PM10)。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件
本专利技术涉及半导体器件，例如，是适用于具备SRAM电路(StaticRandomAccessMemory：静态随机存取存储器)的半导体器件。
技术介绍
为了降低SRAM电路在待机时的漏电流，将存储器阵列的接地布线的电位设定为比接地电位(0V)高的电位(电源电位和接地电位之间的电位)是有效的。由此，能够降低构成存储器单元的断开状态的MOS(MetalOxideSemiconductor：金属氧化物半导体)晶体管的亚阈值漏电流。例如，日本特开2004-206745号公报(专利文献1)中，通过设置控制接地布线的电位的电位控制电路，将待机时的接地布线的电位控制在约0.4V。具体来说，该电位控制电路由在动作时用于将接地布线的电位固定为接地电位的开关、在待机时用于决定接地布线的电位的连接有二极管的NMOS(N-channelMOS：N沟道MOS)晶体管、及始终流通电流的电阻这三个元件构成。现有技术文献专利文献专利文献1：日本特开2004-206745号公报
技术实现思路
在通过现有的工艺制造的MOS晶体管的情况下，与NMOS晶体管相比，PMOS(P-channelMOS：P沟道MOS)本文档来自技高网...

【技术保护点】
一种半导体器件，其具备SRAM电路，所述SRAM电路为静态随机存取存储器电路，其中，所述SRAM电路包括：存储器阵列，其呈矩阵状排列有多个存储器单元；接地布线，其供各所述存储器单元共同连接；以及第一电位控制电路，其用于控制所述接地布线的电位，所述多个存储器单元分别包括第一CMOS反相器及第二CMOS反相器，所述第一CMOS反相器和所述第二CMOS反相器为互补金属氧化物半导体反相器，所述第一电位控制电路包括彼此并联连接于赋予接地电位的接地节点与所述接地布线之间的第一NMOS晶体管及第一PMOS晶体管，所述第一NMOS晶体管为N沟道金属氧化物半导体晶体管，所述第一PMOS为P沟道金属氧化物半导体晶...

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其具备SRAM电路，所述SRAM电路为静态随机存取存储器电路，其中，所述SRAM电路包括：存储器阵列，其呈矩阵状排列有多个存储器单元；接地布线，其供各所述存储器单元共同连接；以及第一电位控制电路，其用于控制所述接地布线的电位，所述多个存储器单元分别包括第一CMOS反相器及第二CMOS反相器，所述第一CMOS反相器和所述第二CMOS反相器为互补金属氧化物半导体反相器，所述第一电位控制电路包括彼此并联连接于赋予接地电位的接地节点与所述接地布线之间的第一NMOS晶体管及第一PMOS晶体管，所述第一NMOS晶体管为N沟道金属氧化物半导体晶体管，所述第一PMOS为P沟道金属氧化物半导体晶体管。2.根据权利要求1所述的半导体器件，其中，构成各所述存储器单元的多个晶体管、所述第一NMOS晶体管、及所述第一PMOS晶体管分别由finFET构成。3.根据权利要求2所述的半导体器件，其中，所述SRAM电路作为动作模式而具有通常动作模式和待机模式，所述第一NMOS晶体管在所述通常动作模式时处于导通状态，在所述待机模式时通过栅极与所述接地布线连接而处于二极管连接的状态，所述第一PMOS晶体管在所述通常动作模式及所述待机模式这两个模式下处于导通状态。4.根据权利要求3所述的半导体器件，其中，所述SRAM电路作为所述动作模式还具有关机模式，在所述关机模式时，所述第一NMOS晶体管及所述第一PMOS晶体管均处于断开状态。5.根据权利要求4所述的半导体器件，其中，所述SRAM电路包括：第一控制线，其与所述第一NMOS晶体管的栅极连接；第二控制线，其与所述第一PMOS晶体管的栅极连接；动作模式控制电路，其向所述第一控制线及所述第二控制线输出与各所述动作模式对应的信号，所述动作模式控制电路包括：第一开关，其连接于所述第一控制线与所述接地布线之间；第二开关，其连接于所述第一控制线与赋予电源电位的电源节点之间；以及第三开关，其连接于所述第一控制线与所述接地节点之间，所述动作模式控制电路构成为：在所述通常动作模式下，使所述第二开关成为导通状态，且使所述第一开关及所述第三开关成为断开状态，且向所述第二控制线输出低电平的信号，在所述待机模式下，使所述第一开关成为导通状态，且使所述第二开关及所述第三开关成为断开状态，且向所述第二控制线输出低电平的信号，在所述关机模式下，使所述第三开关成为导通状态，且使所述第一开关及所述第二开关成为断开状态，且向所述第二控制线输出高电平的信号。6.根据权利要求3所述的半导体器件，其中，所述第一PMOS晶体管的栅极与所述接地节点始终连接，所述SRAM电路包括：第一控制线，其与所述第一NMOS晶体管的栅极连接；以及动作模式控制电路，其向所述第一控制线输出与各所述动作模式对应的信号，所述动作模式控制电路包括：第一开关，其连接于所述第一控制线与所述接地布线之间；以及第二开关，其连接于所述第一控制线与赋予电源电位的电源节点之间，所述动作模式控制电路构成为：在所述通常动作模式下，使所述第一开关成为断开状态，且使所述第二开关成为导通状态，在所述待机模式下，使所述第一开关成为导通状态，且使所述第二开关成为断开状态。7.根据权利要求4所述的半导体器件，其中，所述SRAM电路还包括：电源布线，其供各所述存储器单元共同连接；以及第二电位控制电路，其用于控制所述电源布线的电位，所述第二电位控制电路包括连接于赋予电源电位的电源节点与所述电源布线之间的第二PMOS晶体管，所述第二PMOS晶体管在所述通常动作模式时及所述待机模式时处于导通状态，在所述关机模式时处于断开状态。8.根据权利要求7所述的半导体器件，其中，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极与共同的控制线连接。9.根据权利要求3所述的半导体器件，其中，所述SRAM电路还具备：多个位线对，其与所述存储器阵列的列分别对应，各自在所述存储器阵列的列方向上布线；以及输入输出电路，其与所述多个位线对连接，进行从所选择的存储器单元的数据读出、及向所选择的存储器单元的数据写入，在俯视形成有所述SRAM电路的衬底时，所述第一电位控制电路配置于所述存储器阵列与所述输入输出电路之间。10.根据权利要求9所述的半导体器件，其中，所述SRAM电路还包括连接于所述接地节点与所述接地布线之间的第二NMOS晶体管，所述第二NMOS晶体管在所述通常动作模式时处于导通状态，在所述待机模式时处于断开状态，在俯视所述衬底时，所述第二NMOS晶体管配置在隔着所述存储器阵列与所述第一电位控制电路相反的一侧。11.根据权利要求9所述的半导体器件，其中，在俯视所述衬底时，所述第一NMOS晶体管形成在与设有所述存储器阵列的区域相邻并且沿所述存储器阵列的行方向延伸的P阱区域，在俯视所述衬底时，所述第一PMOS晶体管形成于在隔着所述P阱区域与设有所述存储器阵列的区域相反的一侧与所述P阱区域相邻的N阱区域。12.根据权利要求11所述的半导体器件，其中，所述输入输出电路包括多个预充电电路，所...

【专利技术属性】
技术研发人员：泽田阳平，薮内诚，石井雄一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP