存储节点、混合存储器控制器及控制混合存储器组的方法技术
Storage node, hybrid memory controller and method for controlling mixed memory bank
A hybrid memory controller receives the first execution: the central processing unit (CPU) and second CPU requests to request to write / hybrid memory group from hybrid memory group read through decoding and address mapping of the first CPU request and second CPU respectively for non-volatile memory device and nonvolatile memory device identification for the first CPU request and second CPU requests the first goal and the second goal, the request queue respectively and second CPU of the first CPU in the first and second buffers, based on the arbitration strategy on the first goal and the second goal in a generation related associated with the first CPU a a corresponding request and second CPU in the first order, and the first goal and the second goal in the other a generation associated with the first CPU request and second CPU requests The other corresponding second command and sends the first and second commands to the corresponding one of the volatile memory device and the nonvolatile memory device.
【技术实现步骤摘要】
存储节点、混合存储器控制器及控制混合存储器组的方法相关申请的交叉引用本申请要求于2016年3月3日提交的美国临时申请第62/303,347号(“AnAdaptiveMechanismforSynchronizedorAsynchronizedMemoryDevices”)的优先权和权益，其全部内容在此通过引用并入。
本专利技术各方面涉及存储器件和用于控制该存储器件的机制的领域。
技术介绍
计算机系统历史上采用两层(two-tier)存储模型，其中所述两层存储模型包括：存储在系统停止/重引导/崩溃时丢失的临时数据的快速的、字节可寻址的存储器(即，易失性存储器)设备，以及永久存储可以跨越系统引导/崩溃而存活的持久数据的缓慢的、块可寻址的存储设备(即，非易失性存储器件)。易失性存储器件(也称为同步存储器件)和非易失性存储器件(也称为异步存储器件)具有不同的定时参数并且采用不同的通信协议，这使得难以组合在由单个控制器控制的一个存储空间中的两种类型的存储器件。例如，易失性存储器件(诸如动态随机存取存储器或DRAM)使用用于执行它们各自的操作(例如，读/写)的固定定时，而非易...
【技术保护点】
一种用于控制包括易失性存储器件和非易失性存储器件的混合存储器组的混合存储器控制器，所述混合存储器控制器包括：处理器；和在所述处理器本地的处理器存储器，其中，所述处理器存储器具有存储在其上的指令，其中所述指令在由所述处理器执行时使所述处理器执行：接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第一CPU请求译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在第一缓冲器中对所述第一CPU请求排队；接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第二CPU请求译码和地址映射，将所述非...
【技术特征摘要】
2016.03.03 US 62/303,347;2016.06.06 US 15/174,7611.一种用于控制包括易失性存储器件和非易失性存储器件的混合存储器组的混合存储器控制器，所述混合存储器控制器包括：处理器；和在所述处理器本地的处理器存储器，其中，所述处理器存储器具有存储在其上的指令，其中所述指令在由所述处理器执行时使所述处理器执行：接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第一CPU请求译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在第一缓冲器中对所述第一CPU请求排队；接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第二CPU请求译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；在第二缓冲器中对所述第二CPU请求排队；基于仲裁策略，对第一目标和第二目标中的相关联的一个生成与第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和所述第二CPU请求中的另一个对应的第二命令；以及向所述易失性存储器件和所述非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。2.根据权利要求1所述的混合存储器控制器，其中，所述指令进一步使所述处理器执行：通过检测存储在所述易失性存储器件和所述非易失性存储器件的每一个中的相关联的串行存在检测(SPD)数据，识别所述易失性存储器件和非易失性存储器件。3.根据权利要求2所述的混合存储器控制器，其中，所述易失性存储器件和非易失性存储器件的识别在引导时发生。4.根据权利要求2所述的混合存储器控制器，其中，识别所述易失性存储器件和所述非易失性存储器件包括：地址映射所述易失性存储器件和非易失性存储器件。5.根据权利要求2所述的混合存储器控制器，其中，所述指令进一步使所述处理器执行：基于所述相关联的SPD数据，识别所述易失性存储器件和所述非易失性存储器件的定时参数；以及基于所述定时参数，确定所述仲裁策略。6.根据权利要求2所述的混合存储器控制器，其中，所述指令进一步使所述处理器执行：从所述非易失性存储器件接收状态反馈信号；以及基于所述状态反馈信号，确定所述仲裁策略。7.根据权利要求1所述的混合存储器控制器，其中，所述仲裁策略包括基于所述第一队列和所述第二队列的不平衡发出速度的轮询仲裁策略或加权轮询仲裁策略。8.根据权利要求1所述的混合存储器控制器，其中，所述非易失性存储器件和所述易失性存储器件处于相同存储器通道的不同存储器组。9.根据权利要求1所述的混合存储器控制器，其中，所述非易失性存储器件和所述易失性存储器件处于相同存储器组的不同存储器存储体。10.根据权利要求1所述的混合存储器控制器，其中，所述第一队列和所述第二队列是相同的队列。11.根据权利要求1所述的混合存储器控制器，其中，所述第一命令和所述第二命令根据相同的标准易失性存储器命令集来生成。12.根据权利要求1所述的混合存储器控制器，其中，与所述第二目标对应的所述第一命令和第二命令中的一个根据不同于标准易失性存储器命令集的命令集来生成。13.一种存储节点，包括：混合存储器组，包括：非易失性存储器件；以及易失性存储器件，耦合到所述非易失性存储器件；以及混合存储器控制器，被配置成通过相同的通道执行到/自易失性存储器件和非易失性存储器件的数据传送，所述混合存储器控制器包括：处理器；以及在所述处理器本地的处理器存储器，其中，所述处理器存储器具有存储在其上的指令，其中所述指令在由所述处理器执行时使所述处理器执行：通过检测存储在所述易失性存储器件和非易失性存储器件的每一个中的相关联的串行存在检测(SPD)数据，识别所述易失性存储器件和非易失性存储器件；接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第一CPU请求的译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在第一缓冲器中对所述第一CPU...
【专利技术属性】
技术研发人员：牛迪民，张牧天，郑宏忠，林璇渶，金寅东，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR
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