形成栅极的方法和FINFET技术

本发明专利技术提供了形成栅极的方法包括：形成伪栅极；横向邻近伪栅极形成层间电介质(ILD)；将掺杂剂掺杂到伪栅极和ILD中，其中，伪栅极的表面掺杂剂浓度低于ILD的表面掺杂剂浓度；在将掺杂剂掺杂到伪栅极和ILD中之后，去除伪栅极以形成腔体；以及在腔体中形成栅极。本发明专利技术还提供了鳍式场效应晶体管。

【技术实现步骤摘要】
形成栅极的方法和FINFET
本专利技术的实施例涉及半导体
，更具体地，涉及形成栅极的方法和鳍式场效应晶体管。
技术介绍
半导体集成电路(IC)工业已经经历了快速发展。在增长的过程中，随着器件部件尺寸或几何结构的减小，半导体器件的功能密度已经增大。这种按比例缩小工艺通常通过提高生产效率、降低成本、和/或改善器件性能来提供益处。然而，这种规模缩小也增加了IC制造工艺的复杂程度。随着对IC的缩小的几何尺寸的需求，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管来替代平面晶体管。然而，器件性能和这种FinFET的产量仍不能满足先进的技术应用的要求。因此，不断寻求形成具有更高的器件性能的FinFET的结构和方法的改进。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种形成栅极的方法，包括：形成伪栅极；横向邻近所述伪栅极形成层间电介质(ILD)；将掺杂剂掺杂到所述伪栅极和所述ILD中，其中，所述伪栅极的表面掺杂剂浓度低于所述ILD的表面掺杂剂浓度；在将所述掺杂剂掺杂到所述伪栅极和所述ILD中之后，去除所述伪栅极以形成腔体；以及在所述腔体中形成所述栅极。根据本专利技术的另一方面，提供了一种FinFET，包括：鳍结构；栅极，横跨在所述鳍结构上方；源极-漏极区域，位于所述鳍结构中；以及ILD，横向邻近所述栅极并且包括掺杂剂，其中，所述ILD的邻近所述栅极的掺杂剂浓度低于所述ILD的远离所述栅极的掺杂剂浓度。根据本专利技术的又一方面，提供了一种FinFET，包括：鳍结构；栅极，横跨在所述鳍结构上方；源极-漏极区域，位于所述鳍结构中；ILD，横向邻近所述栅极并且包括掺杂剂；以及间隔件，横向介于所述栅极与所述ILD之间，其中，由所述间隔件限定的间隔不具有颈部。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据本专利技术的一些实施例的鳍结构和伪栅极的简化的顶视图。图2A至图2I是根据本专利技术的一些实施例的沿着图1的截面线AA'截取的形成栅极的各个阶段的截面图。图3A是根据本专利技术的一些实施例的图2D的阶段之后的阶段的截面图。图3B是根据本专利技术的一些实施例的图3A的阶段之后的阶段的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括在第一部件和第二部件之间形成附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。如以上所述，这种FinFET的器件性能和产量仍不能满足先进的技术应用的要求。例如，伪栅极的小顶部关键尺寸(CD)是当前FinFET的成品率递减因子(yieldkiller)。具体地，在真实栅极替代伪栅极之后，去除真实栅极的一部分以形成开口，并且然后，在开口中并且在栅极上方形成保护层以在随后的孔形成期间保护栅极。孔配置为分别容纳接触塞以用于电连接至源极区域和漏极区域。然而，伪栅极的小顶部CD将导致真实栅极的小顶部CD。由于小CD的工艺限制，所以难以去除栅极的足够厚的部分。因此，形成的保护层可能太薄，并且因此不能在随后的孔形成期间保护栅极，从而导致当前FinFET的器件性能和产量降低。因此，与当前FinFET的栅极相比，本专利技术提供形成具有大顶部CD的栅极的方法，其中通过在将掺杂剂掺杂到伪栅极和层间电介质(ILD)中期间控制掺杂浓度以获得伪栅极的合适的轮廓。伪栅极的合适的轮廓有助于进行以后的工艺，并且因此提高当前FinFET的器件性能和产量。下文将详细描述形成具有大顶部CD的栅极和包括该栅极的FinFET的方法的实施例。本专利技术提供了形成具有大顶部CD的栅极的方法。图1是根据本专利技术一些实施例的鳍结构104和伪栅极DG的简化的顶视图。图2A至图2I是根据本专利技术的一些实施例的沿着图1的截面线AA'截取的形成栅极G的各个阶段的截面图。首先提供衬底(未示出)。在一些实施例中，衬底包括：元素半导体，包括晶体硅或者晶体锗、多晶硅或多晶锗、和/或无定形结构的硅或无定形结构的锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；任何其他合适的材料和/或它们的组合。在一些实施例中，衬底是块状硅衬底。在一些实施例中，如图1和图2A所示，通过选择性地蚀刻以上所述的衬底来形成鳍结构104。具体地，在实施例中，去除衬底的多部分以限定从衬底突出的鳍结构104。在一些实施例中，集成地形成衬底和鳍结构104；也就是说，衬底与鳍结构104之间不具有分界线。然而，用于制造鳍结构104的其他的技术是可能的。在一些实施例中，衬底和鳍结构104由相同的材料制成。在一些实施例中，如图1和图2A所示，隔离结构106形成在鳍结构104之间，诸如浅沟槽隔离(STI)结构。隔离结构106配置为隔离两个鳍结构104。在一些实施例中，隔离结构106由介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、掺氟的硅酸盐玻璃、低k介电材料、任何其他合适的介电材料或它们的组合。然后，如图1和图2A所示，横跨在鳍结构104上方形成介电层108和伪栅极DG。稍后将去除伪栅极DG以形成腔体，并且然后，将在腔体中形成导电材料以形成真实栅极。在一些实施例中，使用溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、金属有机物化学汽相沉积(MOCVD)、分子束外延(MBE)、本领域中已知的并且用于形成介电材料的任何其他的方法或它们的组合在鳍结构104上方形成介电材料(未示出)。在一些实施例中，介电材料由氧化硅、氮化硅、氮氧化硅、碳氮化硅、任何其他合适的介电材料或它们的组合制成。在一些实施例中，在形成介电材料之后，然后通过诸如PVD或CVD的沉积在介电材料上方形成伪栅极材料(未示出)。在一些实施例中，伪栅极材料由多晶硅、无定型硅、任何其他合适的材料或它们的组合制成。在一些实施例中，对伪栅极材料和其下方的介电材料执行诸如光刻和蚀刻工艺的图案化工艺以形成横跨在鳍结构104上方的伪栅极DG和介电层108。仍参考图1和图2A，在形成伪栅极DG之后，横向邻近伪栅极DG形成间隔件110。在一些实施例中，沉积介电材料(未示出)以覆盖伪栅极DG，并且然后蚀刻介电材料以形成位于伪栅极DG的侧壁上方的间隔件110。本文档来自技高网...

【技术保护点】
一种形成栅极的方法，包括：形成伪栅极；横向邻近所述伪栅极形成层间电介质(ILD)；将掺杂剂掺杂到所述伪栅极和所述层间电介质中，其中，所述伪栅极的表面掺杂剂浓度低于所述层间电介质的表面掺杂剂浓度；在将所述掺杂剂掺杂到所述伪栅极和所述层间电介质中之后，去除所述伪栅极以形成腔体；以及在所述腔体中形成所述栅极。

【技术特征摘要】
2015.09.25 US 14/865,6631.一种形成栅极的方法，包括：形成伪栅极；横向邻近所述伪栅极形成层间电介质(ILD)；将掺杂剂掺杂到所述伪栅极和所述层间电介质中，其中，所述伪栅极的表面掺杂剂浓度低于所述层间电介质的表面掺杂剂浓度；在将所述掺杂剂掺杂到所述伪栅极和所述层间电介质中之后，去除所述伪栅极以形成腔体；以及在所述腔体中形成所述栅极。2.根据权利要求1所述的形成栅极的方法，其中，层间电介质的邻近所述伪栅极的表面掺杂剂浓度低于层间电介质的远离所述伪栅极的表面掺杂剂浓度。3.根据权利要求1所述的形成栅极的方法，还包括：在横向邻近所述伪栅极形成所述层间电介质之后并且在将所述掺杂剂掺杂到所述伪栅极和所述层间电介质中之前，执行第一退火工艺。4.根据权利要求3所述的形成栅极的方法，其中，执行所述第一退火工艺包括：对所述层间电介质执行所述第一退火工艺以加宽所述伪栅极的上部宽度。5.根据权利要求3所述的形成栅极的方法，还包括：在将所述掺杂剂掺杂到所...

【专利技术属性】
技术研发人员：萧宇廷，吴政达，谭伦光，严亮宇，王廷君，吴宗翰，游伟明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71