一种测试结构及其布设方法技术

本发明专利技术涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置n个焊盘并于每个焊盘底部设置一个下部电路；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极和漏极分别连接至n‑2个第三焊盘上，使得在第一焊盘和第二焊盘测试通电的情况下，每2个第三焊盘测试通电时仅得到单个NMOS晶体管的测试数据并且每个NMOS晶体管的测试数据均能通过n‑2个第三焊盘两两组合测试得到，通过焊盘底部的下部结构分析处于不同焊盘底部的不同方位的晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置出现偏移的针脚以及该针脚的偏移方向。

Test structure and layout method thereof

The present invention relates to a semiconductor test technology, especially relates to a test structure and layout method, set the N pads and each pad is arranged at the bottom of a lower circuit; the first group of all NMOS lines will be the source of the transistor is connected to the first pad; using second line parallel to the substrate group even second pad all of the NMOS transistor; with third sets of lines will be all the gate and a drain of the NMOS transistor are respectively connected to the N 2 third pads, the first pad and the second pad test case of electricity, each of the 2 third test pad is energized only a single test data test data NMOS transistor and NMOS transistor each can be obtained through the N 2 third pads 22 combination test pads at the bottom of the lower part of the structure through the analysis in the different range of different transistor pads at the bottom of the The change of leakage current, the final positioning to a probe card needle position offset of the pin and the pin offset direction.

【技术实现步骤摘要】

本专利技术涉及半导体测试技术，尤其涉及一种测试结构及其布设方法。
技术介绍
随着对集成电路低单位面积成本的追求和特殊功能结构的需要，逐渐出现了CUP(circuitunderpad，焊盘下部电路)的结构设计，该结构设计的是将MOS晶体管等有源器件放置于焊盘下以达到节省面积的目的。采用标准制程制作的晶圆，在芯片之间的划片道上会设置用于测试的测试结构(testkey)，而晶圆允收测试是晶圆出厂前对测试结构的测试。由于探针针痕产生的应力会引起CUP的电性参数漂移(如阈值电压，饱和漏电流)，会导致测试结构的测试稳定性变差。故晶圆允收测试中通常会尽量避免CUP结构引起的误差。当前晶圆允收测试中所有的针痕位置的检查均由人工操作完成，存在人为判断差异，没有系统管控，不能及时发现问题；虽然现有技术中存在一些测试方法，但是这些测试方法需要通过额外的工序完成。
技术实现思路
针对上述问题，本专利技术提出了一种测试结构，应用于晶片允收测试过程，包括：n个焊盘；下部电路；所述焊盘包括一第一焊盘，一第二焊盘和多个第三焊盘；每个所述下部电路包括数量相同且按方位分布的多个NMOS晶体管；第一组连线，将所有所述NMOS晶体管的源极并联至所述第一焊盘上；第二组连线，将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；第三组连线，将所有所述NMOS晶体管的栅极和漏极分别连接至n-2个所述第三焊盘上，使得在所述第一焊盘和所述第二焊盘测试通电的情况下，每2个所述第三焊盘测试通电时仅得到单个所述NMOS晶体管的测试数据并且每个所述NMOS晶体管的测试数据均能通过n-2个所述第三焊盘两两组合测试得到。上述的测试结构，其中，还包括：层叠的多个介质层，每个所述焊盘位于处于顶层的所述介质层中，每个所述下部电路位于处于底层的所述介质层的底部；互连金属，填埋于所述介质层中，层间相邻的所述互连金属通过通孔相连；所述第一组连线，所述第二组连线和所述第三组连线分别通过层叠的所述通孔和所述互连金属形成。上述的测试结构，其中，所述焊盘为铝制焊盘。上述的测试结构，其中，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。上述的测试结构，其中，所述焊盘的数量大于或等于15个。一种测试结构的布设方法，应用于晶片允收测试过程，包括：步骤S1，设置n焊盘并于每个所述焊盘底部设置一个下部电路，所述焊盘包括一第一焊盘，一第二焊盘和多个第三焊盘；步骤S2，于每个所述下部电路中设置数量相同且按方位分布的多个NMOS晶体管；步骤S3，采用第一组连线将所有所述NMOS晶体管的源极并联至所述第一焊盘上；采用第二组连线将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；采用第三组连线将所有所述NMOS晶体管的栅极和漏极分别连接至n-2个所述第三焊盘上，使得在所述第一焊盘和所述第二焊盘测试通电的情况下，每2个所述第三焊盘测试通电时仅得到单个所述NMOS晶体管的测试数据并且每个所述NMOS晶体管的测试数据均能通过n-2个所述第三焊盘两两组合测试得到。上述的布设方法，其中，具体地还包括：制备层叠的多个介质层，将每个所述焊盘制备于顶层的所述介质层中，并且将每个所述下部电路制备于底层的所述介质层的底部；制备互连金属填埋于所述介质层中，采用通孔将层间相邻的所述互连金属相连；所述第一组连线，所述第二组连线和所述第三组连线分别通过层叠的所述通孔和所述互连金属形成。上述的布设方法，其中，所述焊盘为铝制焊盘。上述的布设方法，其中，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。上述的布设方法，其中，所述焊盘的数量大于或等于15个。有益效果：本专利技术提出的测试结构及其布设方法能够同时测试多个测试结构，通过焊盘底部的下部结构分析处于不同焊盘底部的不同方位的晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置出现偏移的针脚以及该针脚的偏移方向。附图说明图1为本专利技术一实施例中测试结构的结构示意图；图2为本专利技术一实施例中测试结构的纵向剖视图；图3为本专利技术一实施例中测试结构的布设方法的流程示意图；图4为本专利技术一实施例中从测试结构中获得的漏极电流大小分布图；图5为本专利技术一实施例中从测试结构分析得到的中间位置的晶体管产生的特性变化；图6为本专利技术一实施例中从测试结构分析得到的右边位置的晶体管产生的特性变化；图7为本专利技术一实施例中相同位置的不同针压下的漏极曲线图；图8为本专利技术一实施例中相同针压下的不同位置的漏极曲线图。具体实施方式下面结合附图和实施例对本专利技术进行进一步说明。在一个较佳的实施例中，如图1所示，提出了一种测试结构，应用于晶片允收测试过程，包括：n个焊盘10；下部电路20；焊盘10包括一第一焊盘，一第二焊盘和多个第三焊盘(附图中仅显示有一个焊盘10)；每个下部电路20包括数量相同且按方位分布的多个NMOS晶体管30；第一组连线41，将所有NMOS晶体管30的源极并联至第一焊盘上；第二组连线(附图中未显示)，将所有NMOS晶体管30的衬底并联至第二焊盘上；第三组连线42，将所有NMOS晶体管30的栅极和漏极分别连接至n-2个第三焊盘上，使得在第一焊盘和第二焊盘测试通电的情况下，每2个第三焊盘测试通电时仅得到单个NMOS晶体管30的测试数据并且每个NMOS晶体管30的测试数据均能通过n-2个第三焊盘两两组合测试得到。每次测试需要一组焊盘作为测试基础，一组焊盘包括唯一的第一焊盘，唯一的第二焊盘和两个第三焊盘，2个第三焊盘需要满足这2个第三焊盘测试通电时仅得到单个NMOS晶体管30的测试数据，由于所有的NMOS晶体管的测试数据都需要得到，因此还需要满足每个NMOS晶体管30的测试数据均能通过n-2个第三焊盘两两组合测试得到，但是焊盘数量越多成本越大，因此需要通过计算得到最小的焊盘数量：其中，是对总数为n-2个的第三焊盘中每2个第三焊盘进行组合的组合情况数量；k为每个下部电路20中NMOS晶体管30的数量；当k为5时可得n≥15。具体地，可以是在常规的晶圆允收测试中加入一条新的测试结构，其焊盘数10目与现有探针卡针脚数目保持一致，将5个NMOS晶体管30归为一组，并以“十字”阵列排布。按在“十字”阵列中的位置，将5个NMOS晶体管30分别标记为T(上侧)，B(下侧)，C(中间)，L(左侧)和R(右侧)，在每个焊盘10下面都放置一组这样的“十字”阵列NMOS晶体管30，从而形成CUP结构，若焊盘10的数量为n，此时晶体管30的数目一共为5n个，这5n个晶体管的栅极和漏极的数量各有5n个；此时，将同一个NMOS晶体管的栅极和漏极配对(配对总数为5n对)，并分配至剩下的n-2个第三焊盘中的任意2个不本文档来自技高网...

【技术保护点】
一种测试结构，应用于晶片允收测试过程，其特征在于，包括：n个焊盘；下部电路；所述焊盘包括一第一焊盘，一第二焊盘和多个第三焊盘；每个所述下部电路包括数量相同且按方位分布的多个NMOS晶体管；第一组连线，将所有所述NMOS晶体管的源极并联至所述第一焊盘上；第二组连线，将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；第三组连线，将所有所述NMOS晶体管的栅极和漏极分别连接至n‑2个所述第三焊盘上，使得在所述第一焊盘和所述第二焊盘测试通电的情况下，每2个所述第三焊盘测试通电时仅得到单个所述NMOS晶体管的测试数据并且每个所述NMOS晶体管的测试数据均能通过n‑2个所述第三焊盘两两组合测试得到。

【技术特征摘要】
1.一种测试结构，应用于晶片允收测试过程，其特征在于，包括：n个焊盘；下部电路；所述焊盘包括一第一焊盘，一第二焊盘和多个第三焊盘；每个所述下部电路包括数量相同且按方位分布的多个NMOS晶体管；第一组连线，将所有所述NMOS晶体管的源极并联至所述第一焊盘上；第二组连线，将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；第三组连线，将所有所述NMOS晶体管的栅极和漏极分别连接至n-2个所述第三焊盘上，使得在所述第一焊盘和所述第二焊盘测试通电的情况下，每2个所述第三焊盘测试通电时仅得到单个所述NMOS晶体管的测试数据并且每个所述NMOS晶体管的测试数据均能通过n-2个所述第三焊盘两两组合测试得到。2.根据权利要求1所述的测试结构，其特征在于，还包括：层叠的多个介质层，每个所述焊盘位于处于顶层的所述介质层中，每个所述下部电路位于处于底层的所述介质层的底部；互连金属，填埋于所述介质层中，层间相邻的所述互连金属通过通孔相连；所述第一组连线，所述第二组连线和所述第三组连线分别通过层叠的所述通孔和所述互连金属形成。3.根据权利要求1所述的测试结构，其特征在于，所述焊盘为铝制焊盘。4.根据权利要求1所述的测试结构，其特征在于，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。5.根据权利要求4所述的测试结构，其特征在于，所述焊盘的数量大于或等于15个。6.一种测试结构的布设方法，应用于晶片允收测试过程...

【专利技术属性】
技术研发人员：赵毅，瞿奇，陈玉立，彭飞，梁卉荣，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42