原子层沉积方法及其结构技术

一种用于提供(例如，功函层的)预沉积处理以完成功函调整的方法和结构。在各个实施例中，在衬底上方形成栅极介电层以及在栅极介电层上方沉积功函金属层。之后，实施功函金属层的基于氟的处理，其中，基于氟的处理从功函金属层的顶面去除氧化层以形成处理的功函金属层。在一些实施例中，在实施基于氟的处理之后，在处理的功函金属层上方沉积另一金属层。本发明专利技术实施例涉及原子层沉积方法及其结构。

【技术实现步骤摘要】
原子层沉积方法及其结构
本专利技术实施例涉及原子层沉积方法及其结构。
技术介绍
电子工业经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致的更多的功能。因此，半导体工业中的持续的趋势是，制造低成本、高性能、低功耗的集成电路(IC)。到目前为止，已经通过规模缩小半导体IC尺寸(如，最小部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种按比例缩小也产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续的进步需要半导体制造工艺和技术中的类似的进步。例如，由于金属栅电极和高K栅极电介质已经置换传统的多晶硅栅电极和二氧化硅电介质，主要挑战之一已经是寻找具有合适的功函数值的金属电极层。为了此目的，已经为在各种器件类型(例如，2D和/或3DN型/P型FET)中的应用，研究具有各种功函数值的各种金属电极层和它们的组合(例如，在导电带边缘附近、在价带边缘附近或在中间间隙附近)。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体器件制造的方法，包括：在衬底上方形成栅极介电层；在所述栅极介电层上方沉积功函金属层；实施所述功函金属层的基于氟的处理，其中，所述基于氟的处理从所述功函金属层的顶面去除氧化层以形成处理的功函金属层；以及在实施所述基于氟的处理之后，在所述处理的功函金属层上方沉积另一金属层。根据本专利技术的另一实施例，还提供了一种半导体器件制造的方法，包括：在衬底上方形成栅极介电层；在所述栅极介电层上方形成阻挡层；使用基于氟的前体生成等离子体且将所述阻挡层暴露于所述等离子体；响应暴露于所述等离子体的所述阻挡层，从所述阻挡层的表面去除氧化物层；以及在去除所述氧化物层之后，在所述阻挡层上方沉积另一金属层。根据本专利技术的又一实施例，还提供了一种半导体器件，包括：衬底，包括在所述衬底上形成的栅极堆叠件，其中，所述栅极堆叠件包括：栅极介电层，设置在所述衬底上方；预处理的功函金属层，设置在所述栅极介电层上方，其中，所述预处理的功函金属层包括基于F的金属前体等离子体处理的功函金属层；以及随后的金属层，设置在所述预处理的功函金属层上方。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1A是根据一些实施例的MOS晶体管的截面图；图1B示出了根据本专利技术的一个或多个方面的FinFET器件的实施例的立体图；图2是根据一些实施例的实施功函层的预沉积处理的方法的流程图；图3A示出了根据一些实施例的用于没有实施预处理工艺处理的第一器件的示例性截面透射电子显微镜(TEM)图像；图3B示出了根据一些实施例的用于使用预处理工艺处理的第二器件的示例性截面TEM图像；图3C示出了根据一些实施例的示出了作为各种处理条件的函数的平带电压(Vfb)的图表；图4A示出了根据一些实施例的金属栅极堆叠件的示例性结构；图4B示出了对于图4A的示例性结构的示出作为各种预处理处理条件的函数的Vfb的图表；以及图5是根据一些实施例的示例性多腔室处理系统的示意性顶视图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。还应该注意，本专利技术以栅极堆叠件形成的方法和相关栅极堆叠件结构的方式呈现实施例，其可以在各种器件类型的任何中被采用。例如，本专利技术的实施例可以用于形成栅极堆叠件，其适用于平坦的块状金属氧化物半导体场效应晶体管(MOSFET)、诸如FinFET器件的多栅极晶体管(平坦的或垂直的)、全环栅(GAA)器件、欧米茄栅极(Ω-栅极)器件或Pi栅极(Π-栅极)器件以及应变-半导体器件、绝缘体上硅(SOI)器件、部分耗尽SOI器件、全耗尽SOI器件或如本领域已知的其它器件。此外，本文中公开的实施例可以用于P型和/或N型器件的形成中。受益于本专利技术的各方面，本领域普通技术人员可以认识到半导体器件的其他实施例。例如，如本专利技术描述的一些实施例还可以应用于接触件、通孔或互连件的形成。参照图1A的实例，在其中示出了MOS晶体管100，提供了可能包括本专利技术的实施例的仅一个器件类型的实例。应该理解，示例性晶体管100不意味着以任何方式限制且本领域中的那些技术人员将意识到本专利技术的实施例可以同等地适用于各种其它类型的任何一个，诸如上述的那些。晶体管100制造在衬底102上且包括栅极堆叠件104。衬底102可以是诸如硅衬底的半导体衬底。衬底102可以包括各种层，各种层包括形成在衬底102上形成的导电或绝缘层。取决于本领域已知的设计要求，衬底102可以包括各种掺杂配置。衬底102还可以包括其他的半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底102可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底102可以包括外延层(epi层)，衬底102可以被应变以用于性能增强，该衬底102可以包括绝缘体上硅(SOI)结构和/或衬底102可具有其他合适的增强部件。栅极堆叠件104包括栅极电介质106和设置在栅极电介质106上的栅电极108。在一些实施例中，栅极电介质106可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的界面层，其中，这样的界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。在一些实例中，栅极电介质106包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可以包括其他的高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其他合适的材料。如本文中使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅的介电常数(～3.9))的介电材料。在又其它实施例中，栅极电介质106可以包括二氧化硅或其它合适的电介质。可以通过A本文档来自技高网...

【技术保护点】
一种半导体器件制造的方法，包括：在衬底上方形成栅极介电层；在所述栅极介电层上方沉积功函金属层；实施所述功函金属层的基于氟的处理，其中，所述基于氟的处理从所述功函金属层的顶面去除氧化层以形成处理的功函金属层；以及在实施所述基于氟的处理之后，在所述处理的功函金属层上方沉积另一金属层。

【技术特征摘要】
2015.10.20 US 62/244,084;2016.05.31 US 15/169,5661.一种半导体器件制造的方法，包括：在衬底上方形成栅极介电层；在所述栅极介电层上方沉积功函金属层；实施所述功函金属层的基于氟的处理，其中，所述基于氟的处理从所述功函金属层的顶面去除氧化层以形成处理的功函金属层；以及在实施所述基于氟的处理之后，在所述处理的功函金属层上方沉积另一金属层。2.根据权利要求1所述的方法，其中，实施所述基于氟的处理和沉积所述另一金属层是原位实施的，同时保持所述衬底在真空条件下。3.根据权利要求1所述的方法，其中，所述基于氟的处理包括前体，所述前体包括NFx、TiFx和WFx中的至少一种，其中，x在1和6之间。4.根据权利要求1所述的方法，其中，所述功函金属层包括TiN、TaN、TiAlC、TiAl、TiSiN、TaSi和TiAlN中的至少一种。5.根据权利要求1所述的方法，其中，在从200摄氏度至600摄氏度的温度下，沉积所述功函金属层。6.根据权利要求1所述的方法，其中，所述基于氟的处理包括基于F...

【专利技术属性】
技术研发人员：李欣怡，蔡承晏，李达元，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71