原子层沉积方法及其结构技术

一种提供(例如，功函层的)预沉积处理以完成功函调整的方法和结构。在各个实施例中，在衬底上方形成栅极介电层，以及在栅极介电层上方沉积功函金属层。功函金属层具有第一厚度。然后，可以实施功函金属层的预处理工艺，其中，预处理工艺从功函金属层的顶面去除被氧化层以形成处理的功函金属层。处理的功函金属层具有小于第一厚度的第二厚度。在各个实施例中，在实施预处理工艺之后，在处理的功函金属层上方沉积另一金属层。本发明专利技术实施例涉及原子层沉积方法及其结构。

【技术实现步骤摘要】
原子层沉积方法及其结构
本专利技术实施例涉及原子层沉积方法及其结构。
技术介绍
电子工业经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精细化的更多的功能。因此，半导体工业中的持续的趋势是，制造低成本、高性能、低功率的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(如，最小部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种按比例缩小也产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续的进步需要半导体制造工艺和技术中的类似的进步。例如，由于金属栅电极和高K栅极电介质已经置换传统的多晶硅栅电极和二氧化硅电介质，主要挑战之一已经是寻找具有合适的功函数值的金属电极层。为了那个目的，已经研究具有各种功函数值的各种金属电极层和它们的组合(例如，在导电带边缘附近、在价带边缘附近、或在中间间隙附近)以应用于各种器件类型(例如，2D和/或3DN型/P型FET)中。大体地，更大的注意力已经投向各种功函数调整技术。然而，在至少一些现有工艺中，给定金属层的有效功函数受到足够的调谐旋钮的缺乏的限制。一些传统的功函调整方法仅调整金属层的厚度。例如，有时可以使用更厚的金属层以致力于克服功函金属负载效应。额外地，在一些现有的工艺中，较差的金属层沉积可以造成金属层中的间隙或空隙，不利地影响器件性能。因此，还没有证明现有技术在所有方面都完全满足要求。
技术实现思路
根据本专利技术的一些实施例，提供了一种半导体器件制造的方法，包括：在衬底上方形成栅极介电层；在所述栅极介电层上方沉积功函金属层，其中，所述功函金属层具有第一厚度；实施所述功函金属层的预处理工艺，其中，所述预处理工艺从所述功函金属层的顶面去除被氧化层以形成处理的功函金属层，并且其中，所述处理的功函金属层具有小于所述第一厚度的第二厚度；以及在实施所述预处理工艺之后，在所述处理的功函金属层上方沉积另一金属层。根据本专利技术的另一些实施例，还提供了一种半导体器件制造的方法，包括：在栅极介电层上方形成功函金属层，其中，所述功函金属层具有第一厚度；氧化所述功函金属层的表面层；在处理系统的第一腔室中去除被氧化的所述表面层，从而形成减薄的功函金属层，其中，所述减薄的功函金属层具有小于所述第一厚度的第二厚度；以及当保持所述处理系统的真空条件时，在所述处理系统的第二腔室中，在所述减薄的功函金属层上方沉积随后的金属层。根据本专利技术的又一些实施例，还提供了一种半导体器件，包括：衬底，包括在所述衬底上形成的栅极堆叠件，其中，所述栅极堆叠件包括：在所述衬底上方设置的栅极介电层；在所述栅极介电层上方设置的预处理的功函金属层，其中，所述预处理的功函金属层包括基于Cl前体处理层和基于F前体处理层中的至少一个；以及在所述预处理的功函金属层上方设置随后的金属层。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1A是根据一些实施例的MOS晶体管的截面图；图1B是根据本专利技术的一个或多个方面的FinFET器件的实施例的透视图；图2是根据一些实施例的实施功函层的预沉积处理的方法的流程图；图3是用于没有实施图2的预沉积处理方法处理的器件的截面透射电子显微镜(TEM)图像；图4是根据图2的预沉积处理方法的处理的器件的截面TEM图像；以及图5是根据一些实施例的示例性多腔室处理系统的示意性顶视图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。还应该注意，本专利技术以栅极堆叠件形成的方法和相关栅极堆叠件结构的方式呈现实施例，其可以用于任意多种器件类型中。例如，本专利技术的实施例可以用于形成栅极堆叠件，其适用于平坦的块状金属氧化物半导体场效应晶体管(MOSFET)、诸如FinFET器件的多栅极晶体管(平坦的或垂直的)、全环栅(GAA)器件、欧米茄栅极(Ω-栅极)器件、或Pi栅极(Π-栅极)器件、以及应变的半导体器件、绝缘体上硅(SOI)器件、部分耗尽SOI器件、全耗尽SOI器件、或如本领域已知的其他器件。此外，本文中公开的实施例可以用于P型和/或N型器件的形成中。受益于本专利技术的各方面，本领域普通技术人员可以认识到半导体器件的其他实施例。例如，如本专利技术描述的一些实施例还可以应用于接触件、通孔、或互连件的形成。参照图1A的实例，在其中示出了MOS晶体管100，提供了可能包括本专利技术的实施例的仅一个器件类型的实例。应该理解，示例性晶体管100不意味着以任何方式限制且本领域中的那些技术人员将意识到本专利技术的实施例可以同等地适用于各种其他器件类型的任何一个，诸如上述的那些。晶体管100制造在衬底102上且包括栅极堆叠件104。衬底102可以是诸如硅衬底的半导体衬底。衬底102可以包括各种层，包括在衬底102上形成的导电或绝缘层。取决于本领域已知的设计要求，衬底102可以包括各种掺杂配置。衬底102还可以包括其他的半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底102可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底102可以包括外延层(epi层)，衬底102可以被应变以用于性能增强，该衬底102可以包括绝缘体上硅(SOI)结构和/或衬底102可具有其他合适的增强部件。栅极堆叠件104包括栅极电介质106和设置在栅极电介质130上的栅电极108。在一些实施例中，栅极电介质106可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的界面层，其中，这样的界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。在一些实例中，栅极电介质106包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可以包括其他的高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,S本文档来自技高网...

【技术保护点】
一种半导体器件制造的方法，包括：在衬底上方形成栅极介电层；在所述栅极介电层上方沉积功函金属层，其中，所述功函金属层具有第一厚度；实施所述功函金属层的预处理工艺，其中，所述预处理工艺从所述功函金属层的顶面去除被氧化层以形成处理的功函金属层，并且其中，所述处理的功函金属层具有小于所述第一厚度的第二厚度；以及在实施所述预处理工艺之后，在所述处理的功函金属层上方沉积另一金属层。

【技术特征摘要】
2015.10.20 US 62/244,103;2016.06.09 US 15/178,1501.一种半导体器件制造的方法，包括：在衬底上方形成栅极介电层；在所述栅极介电层上方沉积功函金属层，其中，所述功函金属层具有第一厚度；实施所述功函金属层的预处理工艺，其中，所述预处理工艺从所述功函金属层的顶面去除被氧化层以形成处理的功函金属层，并且其中，所述处理的功函金属层具有小于所述第一厚度的第二厚度；以及在实施所述预处理工艺之后，在所述处理的功函金属层上方沉积另一金属层。2.根据权利要求1所述的方法，其中，在所述预处理工艺之后，顺序地实施另一金属层的沉积，同时将所述衬底保持在真空条件下。3.根据权利要求1所述的方法，其中，所述预处理工艺包括选自由TiClx、TaClx、TiFx、HfClx、WFx、和WClx组成的组中的前体，其中，x在1至6之间。4.根据权利要求1所述的方法，其中，所述功函金属层包括TiN、TaN、TiAlC、TiAl、TiSiN、TaSi和TiAlN中的至少...

【专利技术属性】
技术研发人员：李欣怡，蔡承晏，李达元，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71