半导体结构及其制造方法技术

一种半导体结构包括：衬底，包括层间电介质(ILD)和设置在该ILD上方的硅层，其中ILD包括设置在其中的导电结构；设置在硅层上方的介电层；以及导电插塞，该导电插塞与导电结构电连接并且从介电层延伸穿过硅层至ILD，其中，导电插塞具有从介电层延伸至ILD的长度和沿该长度基本上一致的宽度。本发明专利技术实施例涉及一种半导体结构及其制造方法。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术实施例涉及一种半导体结构及其制造方法。
技术介绍
使用半导体器件的电子设备对于许多现代化应用来说是必不可少的。随着电子技术的进步，半导体器件的尺寸正变得越来越小，同时半导体器件具有更多的功能和更大量的集成电路。由于半导体器件的小型化规模，晶圆级封装件(WLP)由于其低成本和相对简单的制造操作而被广泛地使用。在WLP操作期间，多个半导体部件组装在半导体器件上。此外，许多制造操作在这种小半导体器件内实施。材料和设计的技术进步产生了多代半导体器件，其中，每一代都具有比先前一代更小且更复杂的电路。在进步和创新过程中，功能密度(即，每芯片面积上互连器件的数量)通常增大，而几何尺寸(即，可以使用制造工艺创建的最小组件)却已减小。半导体器件的制造操作包含许多步骤以及在这种小且薄的半导体器件上的操作。这些进步增加了处理和制造半导体器件的复杂程度。半导体器件的几何尺寸的减小可造成诸如电互连不良、部件的放置不准确的缺陷或其他问题，这导致半导体器件的高产量损失。半导体器件被生产为不期望的配置，这进一步地浪费材料并且因此增加制造成本。半导体器件组装有大量的集成部件，而半导体器件的几何尺寸变得越来越小。由此，修改半导体器件的结构和改进制造操作面临许多挑战。
技术实现思路
根据本专利技术的一些实施例，提供了一种半导体结构，包括：衬底，包括层间电介质和设置在所述层间电介质上方的硅层，其中，所述层间电介质包括设置在所述层间电介质中的导电结构；介电层，设置在所述硅层上方；以及导电插塞，与所述导电结构电连接并且从所述介电层延伸穿过所述硅层至所述层间电介质，其中，所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。根据本专利技术的另一些实施例，还提供了一种制造半导体结构的方法，包括：提供包括层间电介质和设置在所述层间电介质上方的硅层的衬底；在所述硅层上方设置介电层；在所述介电层上方设置硬掩模；形成从所述介电层的暴露于所述硬掩模的部分延伸至所述层间电介质的沟槽；以及在所述沟槽内设置导电材料以形成导电插塞，其中，所述导电插塞从所述介电层延伸穿过所述硅层至所述层间电介质，并且所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。根据本专利技术的又一些实施例，还提供了一种制造半导体结构的方法，包括：提供包括层间电介质和设置在所述层间电介质上方的硅层的衬底；在所述硅层上方设置第一介电层；在所述第一介电层上方设置第二介电层；在所述第二介电层上方设置硬掩模；去除所述硬掩模的一部分以暴露所述第二介电层的一部分；形成从所述第二介电层的所述一部分延伸至所述层间电介质的沟槽；从所述第二介电层去除所述硬掩模；形成延伸穿过所述第二介电层的凹槽；以及在所述沟槽和所述凹槽内设置导电材料以形成导电插塞，其中，所述导电插塞包括延伸穿过所述第一介电层和所述硅层的第一部分、以及延伸穿过所述第二介电层的第二部分，并且其中，所述导电插塞的所述第一部分具有从所述第一介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据本专利技术的一些实施例的半导体结构的示意性截面图。图2是根据本专利技术的一些实施例的半导体结构的示意性截面图。图3是根据本专利技术的一些实施例的制造半导体结构的方法的流程图。图3A至图3L是根据本专利技术的一些实施例通过图3中的方法制造半导体结构的示意图。图4是根据本专利技术的一些实施例的制造半导体结构的方法的流程图。图4A至图4M是根据本专利技术的一些实施例通过图4中的方法制造半导体结构的示意图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。通过多个操作来制造半导体结构。在制造期间，若干绝缘层堆叠在衬底或晶圆上方，并且若干导电结构形成在绝缘层或衬底内。电互连结构横跨半导体结构的绝缘层或衬底形成在这些导电结构之间。导电结构通过穿透多个延伸穿过绝缘层或衬底的沟槽或通孔彼此连接。然后使用导电材料填充沟槽，以使导电结构通过填充沟槽的导电材料电连接。由于半导体结构的几何尺寸持续变得越来越小，因此沟槽的尺寸不得不进一步缩小。然而，沟槽的尺寸受到诸如蚀刻操作的分辨率、被蚀刻材料的选择性等的若干因素或其他因素的限制。照此，很难进一步减小半导体结构的几何尺寸。此外，沟槽的形成包含若干蚀刻操作。使用逐个部分的方式蚀刻沟槽，这导致高制造成本和繁重的工作。在本专利技术中，公开了一种改进的半导体结构。该半导体结构包括其上具有硅层的衬底、设置在硅层上方的介电层、以及从介电层延伸穿过衬底的硅层的导电插塞。导电插塞具有沿其长度从介电层到衬底的基本上一致的宽度。进一步地，导电插塞的宽度可减小并且导电插塞的长与宽的纵横比可增大。导电插塞的一些构造可帮助减小半导体结构的几何尺寸。图1是根据本专利技术的各个实施例的半导体结构100的示意性截面图。在一些实施例中，半导体结构100包括衬底101、介电层102和导电插塞103。在一些实施例中，半导体结构100是半导体器件或半导体封装件的一部分。在一些实施例中，衬底101包括诸如硅、锗、砷化镓等的半导体材料。在一些实施例中，衬底101是硅衬底。在一些实施例中，衬底101进一步包括掺杂区，诸如P阱、N阱等。在一些实施例中，衬底101制造为在衬底101上方具有预定的功能电路，并且通过诸如光刻操作、蚀刻等的各种方法生产。在一些实施例中，衬底101是包括诸如硅的半导体材料的晶圆。在一些实施例中，衬底101是逻辑器件晶圆。在一些实施例中，半导体衬底101是圆形、四边形或多边形。在一些实施例中，诸如晶体管的有源器件(未示出)形成在衬底101上方或衬底101内。在一些实施例中，衬底101包括诸如存储器(诸如SRAMS、闪速存储器等)、专用集成电路(ASIC)等的各种已知半导体器件中任一个。在一些实施例中，衬底101包括层间电介质(ILD)101a和设置在ILD101a上方的硅层101b。在一些实施例中，硅层101b设置为与ILD101a的表面共形。在一些实施例中，ILD101a包括诸如氧化硅、碳化硅、氧氮化硅本文档来自技高网...

【技术保护点】
一种半导体结构，包括：衬底，包括层间电介质和设置在所述层间电介质上方的硅层，其中，所述层间电介质包括设置在所述层间电介质中的导电结构；介电层，设置在所述硅层上方；以及导电插塞，与所述导电结构电连接并且从所述介电层延伸穿过所述硅层至所述层间电介质，其中，所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。

【技术特征摘要】
2016.01.12 US 14/993,4681.一种半导体结构，包括：衬底，包括层间电介质和设置在所述层间电介质上方的硅层，其中，所述层间电介质包括设置在所述层间...

【专利技术属性】
技术研发人员：周世培，卢祯发，卢玠甫，杜友伦，蔡嘉雄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71