形成集成电路的方法技术

公开了一种形成集成电路的方法。在第一材料层上形成第二材料层。在第二材料层上形成具有多个第一部件的经图案化的掩模层，该多个第一部件具有第一间距P

Method of forming an integrated circuit

A method of forming an integrated circuit is disclosed. A second material layer is formed on the first material layer. A patterned mask layer having a plurality of first elements is formed on the second material layer, the plurality of first parts having a first spacing P

【技术实现步骤摘要】
形成集成电路的方法本申请是于2012年07月12日提交的申请号为201210242444.7的名称为“形成集成电路的方法”的专利技术专利申请的分案申请。
本专利技术大体上涉及集成电路制造方法，更具体而言，涉及制造具有减小的间距的集成电路的方法。
技术介绍
集成电路常用于制造各种各样的电子器件，如存储器芯片。生产方面的一个目的是减小集成电路的尺寸，以便增加个体元件的密度，并因此增强集成电路的功能性。集成电路上的最小间距(相同类型的两个相邻结构(例如，两个相邻的栅极导体)的相同点之间的最小距离)常用作电路密度的代表性度量。部件宽度在本文中有时被称为F，部件之间的间隔的宽度在本文中有时被称为S。电路密度的增加常受到可用光刻设备的分辨率的限制。给定的光刻设备能够生产的部件和间隔的最小尺寸与其分辨能力有关。如果要尝试在光刻胶中限定小于机器最小部件尺寸的部件，那么置于辐射中的光刻胶区域可能对掩模板图案无响应，导致不能准确地重复生产光刻胶部件。已做了一些努力来尝试将集成电路器件的间距减小至低于光刻生产的最小间距，但这些方法难以控制且表现出不同的结果。考虑到现有方法的缺陷，必须提供一种能够将器件中的间距减小至低于光刻工艺可生产的间距的方法。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1；将所述经图案化的掩模层用作掩模来图案化所述第二材料层，从而在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；在图案化所述第二材料层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；将多种掺杂剂引入未被所述经修整的图案化掩模层覆盖的所述第二材料层内，从而形成具有第二间距P2的掺杂区，其中，所述第二间距P2小于所述第一间距P1；去除经修整的图案化掩模层，以暴露出所述第二材料层中的未掺杂区；选择性地去除所述未掺杂区，以形成多个第二部件，所述多个第二部件对应于所述第二材料层中的相应掺杂区。在上述方法中，其中，所述第二间距P2基本上是所述第一间距P1的一半。在上述方法中，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，其中所述蚀刻剂对所述未掺杂区的蚀刻去除速率高于对所述掺杂区的蚀刻去除速率。在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层。在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，所述蚀刻剂包括四甲基氢氧化铵(TMAH)、四丁基氢氧化磷、四苯基氢氧化砷、KOH、NaOH、或NH4OH。在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，所述掺杂剂包括As、P、B、C、N、Si、Ge或BF2。在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，所述掺杂剂的剂量基本上高于1E15ion/cm2。在上述方法中，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。在上述方法中，进一步包括将所述多个第二部件用作掩模来蚀刻所述第一材料层。在上述方法中，其中，每个第二部件的侧壁与所述经修整的图案化掩模层的相应侧壁垂直对齐。根据本专利技术的另一方面，还提供了一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1，其中，每个第一部件与相邻的第一部件具有第一间隔S1；将所述经图案化的掩模层用作掩模来蚀刻所述第二材料层，以在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；将所述经图案化的掩模层中的所述第一间隔S1加宽至间隔ST；在加宽所述第一间隔S1之后，将多种掺杂剂注入到未被所述经图案化的掩模层覆盖的所述第二材料层内；去除所述经图案化的掩模层以暴露出未掺杂的第二材料层；选择性地去除所述未掺杂的第二材料层，以在所述第二材料层中形成具有第二间距P2的多个第二部件，其中，所述第二间距P2基本上是所述第一间距P1的一半。在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层或非晶硅层。在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层或非晶硅层，其中，所述蚀刻剂包括四甲基氢氧化铵(TMAH)、四丁基氢氧化磷、四苯基氢氧化砷、KOH、NaOH、或NH4OH。在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层或非晶硅层，其中，所述掺杂剂的剂量基本上高于1E15ion/cm2。在上述方法中，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂的第二材料层，其中所述蚀刻剂对所述未掺杂的第二材料层的蚀刻去除速率高于对所述掺杂的第二材料层的蚀刻去除速率。在上述方法中，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。在上述方法中，进一步包括将所述多个第二部件用作掩模来蚀刻所述第一材料层。在上述方法中，其中，每个第二部件的侧壁与所述经修整的图案化掩模层的相应侧壁垂直对齐。根据本专利技术的又一方面，还提供了一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成硅层；在所述硅层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1；将所述经图案化的掩模层用作掩模来图案化所述硅层，从而在所述硅层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；在图案化所述硅层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；将多种掺杂剂基本上垂直地注入到未被所述经修整的图案化掩模层覆盖的所述硅层内；去除所述经修整的图案化掩模层，以暴露出未掺杂的硅层；用蚀刻剂选择性地去除所述未掺杂的硅层，以在所述硅层中形成多个具有第二间距P2的第二部件，其中，所述第二间距P2小于所述第一间距P1。在上述方法中，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂的硅层，其中，所述蚀刻剂对所述未掺杂的硅层的蚀刻去除速率高于对作为掩模的所述掺杂的硅层的蚀刻去除速率。附图说明将参考附图描述示例性实施例。应当理解附图仅仅是用于说明的目的，因此没有按比例绘制。图1是根据本专利技术的一个或多个实施例形成集成电路结构的方法的流程图。图2至图7是根据图1的方法示出结构制造期间的各个阶段的剖面图。具体实施方式在下面详细讨论示例性实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是示例性的，而不用于限制本专利技术的范围。应当理解当元件如层、区域或衬底被称为在另一元件的“上方”时，其可以直接位于另一元件上或者也可以存在介入元件。相比而言，当元件被称为“直接在另一元件上”或者“直接在另一元件上方”时，不存在介入元件。还应当理解当元件被称为“在另一元件下”或“在另一元件下方”时，其可以直接在另一元件下或者下方，或者可以存在介入元件。相比而言，当元件被称为“直接在另一元件下”或者“直接在另一元件下方”时，不存在介入元件。如本文所用，如果当实施特定工艺步骤本文档来自技高网...

【技术保护点】
形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P

【技术特征摘要】
2011.10.20 US 13/277,5521.形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1，其中，所述经图案化的掩模层与所述第二材料层直接接触并且仅需要一种光刻工艺来限定所述经图案化的掩模层中的起始部件；将所述经图案化的掩模层用作掩模来图案化所述第二材料层，从而在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；在图案化所述第二材料层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；将多种掺杂剂引入未被所述经修整的图案化掩模层覆盖的所述第二材料层内，从而形成具有第二间距P2的掺杂区，其中，所述第二间距P2小于所述第一间距P1；去除经修整的图案化掩模层，以暴露出所述第二材料层中的未掺杂区；选择性地去除所述未掺杂区，以形成多个第二部件，所述多个第二部件对应于所述第二材料层中的相应掺杂区。2.根据权利要求1所述的方法，其中，所述第二间距P2基本上是所述第一间距P1的一半。3.根据权利要求1所述的方法，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，其中所述蚀刻剂对所述未掺杂区的蚀刻去除速率高于对所述掺杂区的蚀刻去除速率。4.根据权利要求1所述的方法，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层。5.根据权利要求4所述的方法，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，所述蚀刻剂包括四甲基氢氧化铵(TMAH)、四丁基氢氧化磷、四苯基氢氧化砷、KOH、NaOH、或NH4OH。6.根据权利要求4所述的方法，其中，所述掺杂剂包括As、P、B、C、N、Si、Ge或BF2。7.根据权利要求4所述的方法，其中，所述掺杂剂的剂量基本上高于1E15ion/cm2。8.根据权利要求1所述的方法，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。9.根据权利要求1所述的方法，进一步包括将所述多个第二部件用作掩模来蚀刻所述第一材料层。10.根据权利要求1所述的方法，其中，每个第二部件的侧壁与所述经修整的图案化掩模层的相应侧壁垂直对齐。11.一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1，其中，每个第一部件与相邻的第一部件具有第一间隔S1，其中，所述经图案化的掩模层与所述第二材料层直接接触并且仅需要一种光刻工艺来限定所述经图案化的掩模...

【专利技术属性】
技术研发人员：解子颜，张铭庆，李俊鸿，林益安，陈德芳，陈昭成，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71