具有ESD元件的半导体装置制造方法及图纸

在ESD元件进行动作时，抑制发热并且以对构成ESD元件的全部晶体管的全部沟道流过一样的电流的方式，用低电阻物质将多指类型的ESD元件的各个晶体管、各个沟道中存在的各种各样的基板电位电气相连，进而设定为与Vss电位不同的电位，从而谋求电流均匀，通过低电压动作抑制发热，提高ESD承受能力。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术关于具有由晶体管构成的ESD元件的半导体装置。
技术介绍
虽然与IC的功能无关但是可靠性上不能没有的就是ESD元件。这是静电放电元件，是以IC不会因静电而破坏的方式使静电放电的元件。因此，作为必要条件，ESD元件自身不会因静电而热破坏，在静电进入内部电路之前迅速抽出电荷，从而保护内部电路。为了满足这些条件，对ESD元件特性要求抑制局部的发热，且驱动能力高。作为代表的ESD保护电路，能举出如图8（A）～（C）所示那样的NMOS晶体管。在此（A）为俯视图、（B）为线段A－A’的截面图、（C）为等效电路。此NMOS晶体管的栅极电极1～6和N＋源极11经由布线17而与具有较低的一方的电源电位的Vss端子连接，N＋漏极12经由布线18而与焊盘连接。NMOS晶体管处于P阱14内。在P阱14中有用于固定电位的P阱电位固定用P＋区域13，经由接触部16而与具有Vss电位的布线17连接。此外，在此，N＋或者P＋的表达是利用与半导体的导电型一起加记号“＋”来表示其杂质浓度比由N或者P表示的区域高，为大概能够形成与金属布线欧姆接触的浓度。即便将N＋漏极记为高浓度的N型漏极，也是相同的意思。注入到焊盘的静电在N＋漏极12引起击穿（breakdown），因其产生的空穴使P阱14的电位上升，从而引发NMOS晶体管的寄生双极动作，使静电从N＋漏极12向N＋源极11释放，因此知晓ESD承受能力比二极管型ESD元件高。另一方面存在该构造特有的问题。如在专利文献1中记载的那样P阱14电阻高，因此空穴会停滞在从用于固定P阱14的电位的P阱电位固定用P＋区域13远离的晶体管附近的P阱，容易引起寄生双极动作。因此，产生电流集中于从P阱电位固定用P＋区域13远离的晶体管，无法如设想那样得到ESD承受能力的问题。由图8（B）可知那样，距离P阱电位固定用P＋区域13最远的是栅极电极3和4的晶体管，最近的是栅极电极1和6的晶体管，其中间的距离为栅极电极2和5的晶体管。此外，在两侧的晶体管与阱电位固定用P＋区域13之间有用于分离的LOCOS氧化膜10，在各自栅极电极之下配置有栅极绝缘膜15。而且，如图8（C）所示那样，栅极电极1、6的晶体管为Rpw1、栅极电极2、5的晶体管为Rpw2、栅极电极3、4的晶体管为Rpw3的P阱寄生电阻存在于从各自晶体管正下方的P0阱14到Vss之间。此寄生电阻与从各自晶体管到P阱电位固定用P＋区域13为止的距离对应，因此以下的关系成立。Rpw1＜Rpw2＜Rpw3因而，最容易引起寄生双极动作的是具有Rpw3的寄生电阻的栅极电极3、4的晶体管，其电流电压特性如图8（D）的IV特性52所示的那样，产生电流的集中。栅极电极2、5的晶体管、栅极电极1、6的晶体管分别示出IV特性51及50。作为其解决办法，完成专利文献1所示的专利技术。图9（A）～（C）是此专利技术的概念图，（A）为俯视图、（B）为线段B－B’的截面图、（C）为等效电路。另外（A）中设想焊盘电极18不能处于浮置（floating）而是经由上层电极与焊盘相连。若比较图8（A）～（C）与图9（A）～（C），则图9（A）～（C）不直接将栅极电极1～6连接到连接P阱固定用第一P＋区域23的Vss电极17，用将P阱固定用第二P＋区域24和栅极电极相连的电极20连接栅极电极1～6与P阱固定用第二P＋区域24，从而在栅极电极1～6与Vss之间附加P阱14的寄生电阻Rpw9。在此Rpw4～9为P阱的寄生电阻，以下的关系成立。Rpw4＜Rpw5＜Rpw6＜Rpw7＜Rpw8＜Rpw9由此在ESD电流流入PAD时电位最上升的P阱固定用第二P＋区域24附近的P阱14的电位传递到栅极电极1～6，在全部晶体管的N＋漏极12与N＋源极11间流过沟道电流，能够得到防止电流集中的效果。现有技术文献专利文献专利文献1：日本特开平9－181195号公报。
技术实现思路
专利技术要解决的课题然而，即便在专利文献1的专利技术中也不能得到完全的电流均匀。即，在全部的晶体管间不会流过相同电流，不能完全解决电流集中。原因是没有消除成为电流集中的主原因的晶体管正下方的P阱14的电位上升之差。确实，因为栅极电极1～6的电位上升而在全部的晶体管中流过沟道电流，但是例如若对栅极电极1与栅极电极6的晶体管进行比较，则由于栅极电极1的晶体管和栅极电极6的晶体管的沟道部的P阱电位中栅极电极1的一方容易上升，所以因背栅极作用栅极电极1的晶体管的Vth与栅极电极6的晶体管的Vth相比下降，关于相同栅极电位下的沟道电流栅极电极1的晶体管的一方大。另外，成为与寄生双极电流相关的只是栅极电极1的晶体管。即能得到以下的关系。栅极电极1的晶体管电流＝较大的沟道电流＋寄生双极电流栅极电极6的晶体管电流＝仅较小的沟道电流以示意图示出此电流电压特性的是图9（D）。曲线53为流过栅极电极1的晶体管的电流，曲线54示出流过栅极电极6的晶体管的电流。在栅极电极1的晶体管发生寄生双极动作的时刻在栅极电极6的晶体管开始流过沟道电流，但是若与栅极电极1的晶体管电流相比则较小。另外，在图9的构造中Rpw9较大，因此有时容易进入寄生双极动作所需以上，图9（D）的保持电压Vhold极端下降，会成为IC的电源电压以下。在焊盘电极18为电源电压焊盘，且电源电压＞Vhold的关系成立的情况下，电源电压供给时若超过触发电压Vtrig的任何噪声从电源电压焊盘注入，则会在电源电压焊盘与Vss焊盘间发生闩锁效应。图10所示的晶体管中，在进而将ESD元件搭载于IC的情况下，以如包围晶体管那样的形状布局P阱固定用第一P＋区域23，以使IC内部的电路不会因从PAD注入的噪声而进行闩锁效应动作。此情况下电流集中的晶体管与图9同样是栅极电极1的晶体管，但即便其中，相对于栅极宽度方向（与连结N＋源极和N＋漏极的方向垂直的方向）的栅极电极1的两端和中央中也是中央的一方到P＋保护环14为止的距离较远，因此即便在栅极电极1的晶体管之中电流也会集中到栅极电极1的中央附近的沟道，ESD承受能力会进一步下降。因而，并非如图8～图10所示那样的排列多个晶体管的多指类型，即便在只有一个晶体管的单指类型的ESD元件中也产生电流集中，不能发挥ESD元件的性能。由此专利文献1的专利技术即图9虽然与图8的现有方法相比具有提高ESD承受能力的效果，但是电流容易集中于栅极电极1的晶体管，在用于电源电压焊盘的情况下，引发闩锁效应的可能性高。进而，若设为提高闩锁效应强度的构造则电流更加容易集中，不能完全地发挥ESD元件的能力。理想的是全部的晶体管、全部的沟道中流过一样的电流，为了不让Vhold过于下降，使成为根本原因的全部的晶体管、沟道正下方的P阱14的电位的上升成为相同，且，必须避免急剧的电位上升。为了实现这一点，作为众所周知的技术有图11（A）～（C）所示的方法。（A）为俯视图，（B）为C－C’的截面图，（C）为等效电路。这是与晶体管的N＋源极11邻接地设有P阱固定用第二P＋区域24并与Vss电极17连接的方法，由于相对于全部晶体管、全部沟道的到P阱固定用第二P＋区域24为止的距离相同，附加到全部沟道正下方的P阱与Vss间的寄生P阱电阻成为全部相同（等效电路（C）的Rpw10），在全部晶体管、全部沟道中流过一样的电流本文档来自技高网...

【技术保护点】
一种具有ESD元件的半导体装置，其特征在于，所述ESD元件具有：半导体衬底；P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；P型区域，与所述N型源极接触而设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；栅极绝缘膜，设在成为所述N型源极与所述N型漏极之间的所述半导体衬底表面；以及栅极电极，设在所述栅极绝缘膜上，所述N型漏极与焊盘电极连接，所述N型源极与较低的一方的电源电位连接，所述N型源极和所述P型区域没有通过电极连接。

【技术特征摘要】
【国外来华专利技术】2014.07.31 JP 2014-156501;2015.06.04 JP 2015-114021.一种具有ESD元件的半导体装置，其特征在于，所述ESD元件具有：半导体衬底；P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；P型区域，与所述N型源极接触而设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；栅极绝缘膜，设在成为所述N型源极与所述N型漏极之间的所述半导体衬底表面；以及栅极电极，设在所述栅极绝缘膜上，所述N型漏极与焊盘电极连接，所述N型源极与较低的一方的电源电位连接，所述N型源极和所述P型区域没有通过电极连接。2.如权利要求1所述的具有ESD元件的半导体装置，其中，具有多个所述P型区域，多个所述P型区域彼此用电阻率与多个所述P型区域相等或较小的物质电连接。3.如权利要求1或2所述的具有ESD元件的半导体装置，其中，所述栅极电极与所述N型源极电连接。4.如权利要求1或2所述的具有ESD元件的半导体装置，其中，所述栅极电极与所述P型区域电连接。5.一种具有ESD元件的半导体装置，其特征在于，所述ESD元件具有：半导体衬底；P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；埋入P型区域，与所述N型源极及所述N型漏极的每一个接触而设在所述N型源极及所述N型漏极的每一个的正下方、杂质浓度比所述半导体衬底还高；栅极绝缘膜，设在所述N型源极与所述N型漏极之间的所述半导体衬底表面；以及栅极电极，设在所述栅极绝缘膜上，所述N型漏极与焊盘电极连接，所述N型源极与较低的一方的电源电位连接，所述N型源极和所述埋入P型区域没有通过电极连接。6.如权利要求5所述的具有ESD元件的半导体装置，其中，所述埋入P型区域仅设在所述N型漏极的正下方。7.如权利要求5所述的具有ESD元件的半导体装置，其中，所述埋入P型区域仅设在所述N型源极的正下方。8.如权利要求5至7的任一项所述的具有ESD元件的半导体装置，其中，具有多个所述埋入P型区域，所述埋入P型区域彼此用电阻率比所述半导体衬底的电阻值还小的物质电连接。9.一种具有ESD元件的半导体装置，其特征在于，所述ESD元件具有：半导体衬底；P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；栅极绝缘膜，设在所述N型源极与所述N型漏极之间的所述半导体衬底表面；埋入P型区域，由在所述N型源极及所述N型漏极的正下方以与所述N型源极...

【专利技术属性】
技术研发人员：理崎智光，
申请(专利权)人：精工半导体有限公司，
类型：发明
国别省市：日本;JP