半导体装置制造方法及图纸

半导体装置(100)具有：泄漏电阻电路元件(102)，其由多个多晶硅电阻体单元(10)构成；第一金属膜(103)，其以分别单独覆盖多个多晶硅电阻体单元(10)的方式被分割成多个；一体的第二金属膜(104)，其覆盖泄漏电阻电路元件(102)整体；以及氮化硅膜(105)，其形成于第二金属膜(104)上，多个第一金属膜(103)分别由覆盖多晶硅电阻体单元(10)中的电极部(10A)的部分和覆盖电极部(10A)以外的部分构成，覆盖电极部(10A)以外的第一金属膜(103)与各自覆盖的多晶硅电阻体单元(10)电连接。能够防止氢进入到泄漏电阻电路整体，抑制构成泄漏电阻电路的每个电阻体单元的电阻值调制偏差。

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置。
技术介绍
检测电压器等模拟IC具有例如由多晶硅的薄膜电阻体构成的泄漏电阻电路并调整其电阻分压比，以便组合晶体管和电阻体来输出期望的特性。在该薄膜电阻体上形成有层间绝缘膜和最终保护膜，但由于在其形成过程中扩散的氢的进入，泄漏电阻电路的电阻分压比在晶片面内出现偏差而导致成品率下降的问题已经众所周知。通常的半导体装置在薄膜电阻体上无缝地配置大面积的金属布线，避免了该氢进入的问题。另外，即使在这样地配置金属布线的情况下，根据布线上的状况，将各电阻体的电极部彼此电连接的金属布线即覆盖电极部的金属布线，从覆盖电极部以外的高电阻部的大面积的金属布线分离。因此，在分离的金属布线之间存在间隙，很难避免氢从此间隙处进入到电极部周边。氢进入到电极部周边的影响在搭载复杂电路的多层布线构造的半导体装置中更加明显。另一方面，在如上所述配置了大面积的金属布线的情况下，还产生在构成泄漏电阻电路的每个电阻体单元中以不同的比率调制电阻值的问题。这起因于基于电源电压(Vdd、Vss)的各电阻体单元的电位根据与电源之间的距离而不同，与接地的金属布线之间的电位差按照每个电阻体单元而不同。例如，位于低电位侧(Vss)的电阻体单元与金属布线之间的电位差较小，因而电阻值调制较小；位于高电位侧(Vdd)的电阻体单元与金属布线之间的电位差较大，因而电阻值调制较大。每个电阻体单元的电阻值调制偏差在提高电源电压时更加明显，因而要求有其对策。作为电阻值调制偏差的对策之一，专利文献1公开有如下的结构：与各电阻体单元对应地分割金属布线，将分割后的各个金属布线与对应的电阻体单元电连接。根据该结构，在电阻体单元与金属布线之间不产生电位差，因而能够避免电阻值调制偏差的问题。但是，在该结构中，由于在分割后的金属布线彼此之间产生间隙，因而通过间隙的氢有可能扰乱泄漏电阻电路的电阻分压比，具有进一步改善的余地。【专利文献1】日本专利第3526701号
技术实现思路
本专利技术正是鉴于这种情况而完成的，其目的在于提供一种半导体装置，能够防止氢进入到包含电极部的泄漏电阻电路整体中，并且抑制构成泄漏电阻电路的每个电阻体单元的电阻值调制偏差。为了解决上述问题，本专利技术采用以下手段。(1)本专利技术的一个方式的半导体装置具有：衬底；泄漏电阻电路元件，其形成于所述衬底的一个主面侧，由多个多晶硅电阻体单元构成；第一金属膜，其以分别单独覆盖所述多个多晶硅电阻体单元的方式被分割成多个；一体的第二金属膜，其在所述第一金属膜上覆盖所述泄漏电阻电路元件整体；以及氮化硅膜，其形成于所述第二金属膜上，多个所述第一金属膜分别由覆盖所述多晶硅电阻体单元中的电极部的部分和覆盖电极部以外的部分构成，覆盖所述电极部以外的所述部分与各自覆盖的所述多晶硅电阻体单元电连接。(2)在所述(1)所述的半导体装置中，优选的是，在从所述氮化硅膜侧俯视时，所述第二金属膜的最外周比所述泄漏电阻电路元件的最外周靠外侧。(3)在所述(1)或(2)所述的半导体装置中，优选的是，所述半导体装置还具有侧壁部，该侧壁部竖立设置于所述泄漏电阻电路元件的周围，并与所述第二金属膜连接。(4)在所述(1)～(3)中的任意一项所述的半导体装置中，优选的是，所述半导体装置具有连接所述衬底和所述第一金属膜的第一连接孔、以及连接所述第一金属膜和所述第二金属膜的第二连接孔，所述侧壁部由埋设于所述第一连接孔中的金属膜和埋设于所述第二连接孔中的金属膜构成。(5)在所述(3)或(4)所述的半导体装置中，优选的是，在俯视时，在形成有所述泄漏电阻电路元件的区域与形成有所述侧壁部的区域之间的区域具有多晶硅盖。在上述的半导体装置中，具有与多个多晶硅电阻体单元分别单独连接的多个第一金属膜，还具有隔着第一金属膜覆盖泄漏电阻电路元件整体的大面积的第二金属膜。通过具有第一金属膜，多晶硅电阻体单元与第一金属膜的电位差是固定的而与布局无关，因而能够避免电阻值调制按照每个多晶硅电阻体单元出现偏差的问题。并且，通过具有第二金属膜，能够避免在制造过程中氢进入到泄漏电阻电路元件的问题。因此，上述的半导体装置使泄漏电阻电路元件中含有的氢的量相比以往明显降低。第二金属膜设于第一金属膜的上层侧，不需要如第一金属膜那样按照对应的多晶硅电阻体单元的电极部、高电阻部进行分割，能够成为没有间隙地覆盖一直包含到电极部周边的泄漏电阻电路元件整体。因此，在上述的半导体装置中，不仅能够屏蔽向多晶硅电阻体的中央部的氢进入路径，而且能够屏蔽向设置电极部的多晶硅电阻体的端部的氢进入路径，能够防止伴随泄漏电阻电路元件的电阻分压比的紊乱而形成的成品率降低。附图说明图1是本专利技术的第一实施方式的半导体装置的俯视图。图2的(a)、(b)是图1的半导体装置的剖视图。图3是构成图1、图2的半导体装置的泄漏电阻电路的图。图4是本专利技术的第二实施方式的半导体装置的俯视图。图5是图4的半导体装置的剖视图。图6是本专利技术的第三实施方式的半导体装置的俯视图。图7的(a)、(b)是图6的半导体装置的剖视图。标号说明100、200、300：半导体装置；101、201、301：衬底(n型衬底)；101A、201A、301A：p型阱；102、202、302：泄漏电阻电路元件；103、203、203C、303、303C：第一金属膜；103A、203A、303A：电极引出层；103B、203B、303B：盖层；104、204、304：第二金属膜；105、205、305：氮化硅膜；106、206、306：绝缘膜(场绝缘膜)；107、207、307：绝缘膜；108、208、308：绝缘膜；109、209、309：绝缘膜；210、310：p型高浓度扩散层；211、311：侧壁部；10、10A、10B：多晶硅电阻体单元；11、21、31：多晶硅电阻体；11A、21A、31A：电极部；11B、21B、31B：高电阻部；32：多晶硅盖；207A、307A：第一连接孔；207B、307B：金属膜；208A、308A：第二连接孔；208B、308B：金属膜。具体实施方式下面，适当参照附图详细说明本专利技术。为了容易理解本专利技术的特征，在下面的说明中使用的附图有时为了方便而放大示出作为特征的部分，各构成要素的尺寸比率等有时与实际不同。并且，在下面的说明中例示的材料、尺寸等只是一个例子，本专利技术不限于这些例子，能够在发挥本专利技术效果的范围内适当进行变更来实施。<第一实施方式>[半导体装置的结构]图1是本专利技术的第一实施方式的半导体装置100的俯视图。图2的(a)、(b)分别是在图1中沿着A-A’线、B-B’线将半导体装置100切断时的剖视图。半导体装置100作为主要构成要素具有衬底(基材)101、形成于衬底的一个主面侧的泄漏电阻电路元件102、形成于泄漏电阻电路元件102上的2个金属膜(第一金属膜103、第二金属膜104)、设于第二金属膜104上的氮化硅膜105。在衬底101与泄漏电阻电路元件102之间、泄漏电阻电路元件102与第一金属膜103之间、第一金属膜103与第二金属膜104之间分别形成有绝缘膜106、107、108。也可以在第二金属膜104与氮化硅膜105之间形成绝缘膜109。另外，在图1中，为了使作为主要部分的泄漏电本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，所述半导体装置具有：衬底；泄漏电阻电路元件，其形成于所述衬底的一个主面侧，由多个多晶硅电阻体单元构成；第一金属膜，其以分别单独覆盖所述多个多晶硅电阻体单元的方式被分割成多个；一体的第二金属膜，其在所述第一金属膜上覆盖所述泄漏电阻电路元件整体；以及氮化硅膜，其形成于所述第二金属膜上，多个所述第一金属膜分别由覆盖所述多晶硅电阻体单元中的电极部的部分和覆盖电极部以外的部分构成，覆盖所述电极部以外的所述部分与各自覆盖的所述多晶硅电阻体单元电连接。

【技术特征摘要】
2017.03.14 JP 2017-048801;2017.11.08 JP 2017-215441.一种半导体装置，其特征在于，所述半导体装置具有：衬底；泄漏电阻电路元件，其形成于所述衬底的一个主面侧，由多个多晶硅电阻体单元构成；第一金属膜，其以分别单独覆盖所述多个多晶硅电阻体单元的方式被分割成多个；一体的第二金属膜，其在所述第一金属膜上覆盖所述泄漏电阻电路元件整体；以及氮化硅膜，其形成于所述第二金属膜上，多个所述第一金属膜分别由覆盖所述多晶硅电阻体单元中的电极部的部分和覆盖电极部以外的部分构成，覆盖所述电极部以外的所述部分与各自覆盖的所述多晶硅电阻体单元电连...

【专利技术属性】
技术研发人员：长谷川尚，
申请(专利权)人：精工半导体有限公司，
类型：发明
国别省市：日本,JP