半导体装置及其制造方法制造方法及图纸

本发明专利技术的实施方式涉及一种半导体装置及其制造方法，可实现在衬底上设置有多个半导体芯片的半导体装置的薄型化。根据一实施方式，半导体装置包括衬底，该衬底具有第一面、及与所述第一面为相反侧的第二面。进而，所述装置包括：第一半导体芯片，设置在所述衬底的所述第一面；及第二半导体芯片，设置在所述衬底的所述第二面，且覆盖贯通所述衬底的开口的至少一部分。进而，所述装置包括第三半导体芯片，该第三半导体芯片在所述开口内，经由接着剂而设置在所述第二半导体芯片的所述衬底侧的面。

【技术实现步骤摘要】
[相关申请案]本申请案以日本专利申请案2014-188272号(申请日：2014年9月16日)为基础申请案并享有其优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体装置及其制造方法。
技术介绍
于在半导体装置的电路衬底搭载多个存储器芯片、及控制该等存储器芯片的动作的控制芯片的情况下，存在难以实现半导体装置的薄型化的问题。例如，于在电路衬底的上表面搭载第一存储器芯片，且在第一存储器芯片的上表面搭载第二存储器芯片的情况下，第二存储器芯片的上表面的高度较邻接搭载该等存储器芯片的情况变高。另外，于在第一存储器芯片的上表面搭载第二存储器芯片的情况下，连接在第二存储器芯片的上表面的键合导线的最上部的高度较第二存储器芯片的上表面变得更高。因此，覆盖电路衬底的密封树脂的厚度对应于该键合导线的最上部的高度而变厚。因此，键合导线成为半导体装置的薄型化的障碍。另外，控制芯片一般具有与存储器芯片相同程度的厚度。因此，于在电路衬底的上表面搭载第一存储器芯片与控制芯片，且在电路衬底的下表面搭载第二存储器芯片的情况下，连接在控制芯片的上表面的键合导线的最上部的高度较第一存储器芯片的上表面或控制芯片的上表面变高。因此，覆盖电路衬底的密封树脂的厚度对应于控制芯片用的键合导线的高度而变厚。因此，该键合导线成为半导体装置的薄型化的障碍。
技术实现思路
本专利技术的实施方式可实现在衬底上设置有多个半导体芯片的半导体装置的薄型化。根据一实施方式，半导体装置包括衬底，该衬底具有第一面、及与所述第一面为相
反侧的第二面。进而，所述装置包括：第一半导体芯片，设置在所述衬底的所述第一面；及第二半导体芯片，设置在所述衬底的所述第二面，且覆盖所述开口的至少一部分。进而，所述装置包括第三半导体芯片，该第三半导体芯片在所述开口内，经由接着剂而设置在所述第二半导体芯片的所述衬底侧的面。附图说明图1是表示第一实施方式的半导体装置的构造的剖视图。图2(a)及(b)是表示第一实施方式的半导体装置的构造的俯视图及仰视图。图3是表示第一实施方式的比较例的半导体装置的构造的剖视图。图4(a)及(b)是表示第一实施方式的半导体装置的制造方法的剖视图(1/4)。图5(a)及(b)是表示第一实施方式的半导体装置的制造方法的剖视图(2/4)。图6(a)及(b)是表示第一实施方式的半导体装置的制造方法的剖视图(3/4)。图7(a)及(b)是表示第一实施方式的半导体装置的制造方法的剖视图(4/4)。图8是表示第二实施方式的半导体装置的构造的剖视图。图9是表示第三实施方式的半导体装置的构造的剖视图。图10是表示第四实施方式的半导体装置的构造的剖视图。具体实施方式以下，参照附图对本专利技术的实施方式进行说明。(第一实施方式)图1是表示第一实施方式的半导体装置的构造的剖视图。图2(a)及图2(b)分别为表示第一实施方式的半导体装置的构造的俯视图及仰视图。以下，主要参照图1对本实施方式的半导体装置的构造进行说明。在该说明中，也适当参照图2(a)及图2(b)。本实施方式的半导体装置包括作为衬底的一例的电路衬底1、作为第一半导体芯片的一例的第一存储器芯片2、作为第二半导体芯片的一例的第二存储器芯片3、作为第三半导体芯片的一例的控制芯片4、及密封树脂5。[电路衬底1]电路衬底1具有第一面S1、与第一面S1为相反侧的第二面S2、连结第一面S1与第二面S2的第一开口部H1、及连结第一面S1与第二面S2的第二开口部H2。符号σ1表示
第一开口部H1的侧面。符号σ2表示第二开口部H2的侧面。符号T1表示电路衬底1的厚度。厚度T1例如为50μm～150μm。图1表示与第一面S1或第二面S2平行、且相互垂直的X方向及Y方向、及与第一面S1或第二面S2垂直的Z方向。在本说明书中，将+Z方向视为上方向，将-Z方向视为下方向。例如，图1的第一面S1与第二面S2的位置关系表现为第一面S1位于第二面S2的上方。此外，-Z方向可与重力方向一致，也可与重力方向不一致。电路衬底1包括绝缘衬底11、第一及第二配线层12a、12b、第一及第二绝缘层13a、13b、作为第一端子的一例的多个第一连接端子14、作为第二端子的一例的多个第二连接端子15、作为第三端子的一例的多个第三连接端子16、及多个第四连接端子17。第一配线层12a与第一绝缘层13a依序形成在电路衬底1的上表面(第一面S1侧的面)。第一及第三连接端子14、16设置在电路衬底1的第一面S1，且电连接于第一配线层12a。第一及第三连接端子14、16配置在第二开口部H2附近(参照图2(a))。第二配线层12b与第二绝缘层13b依序形成在电路衬底1的下表面(第二面S2侧的面)。第二及第四连接端子15、17设置在电路衬底1的第二面S2，且电连接于第二配线层12b。第二连接端子15配置在第一开口部H1附近(参照图2(b))。第四连接端子17作为用以将本实施方式的半导体装置与外部连接的外部连接端子而使用。此外，电路衬底1也可包括导电层，该导电层在贯通绝缘衬底11、第一及第二配线层12a、12b、第一及第二绝缘层13a、13b的一个以上的贯通孔内，将第一配线层12a与第二配线层12b电连接。[第一存储器芯片2]第一存储器芯片2搭载在电路衬底1的第一面S1，且利用接着剂6而接着于电路衬底1。接着剂6为第一接着剂的一例。第一存储器芯片2是经由接着剂6而设置在电路衬底1的第一面S1。符号T2表示第一存储器芯片2的厚度。厚度T2例如为80μm以下。第一存储器芯片2包括面向第一开口部H1的多个第一连接垫21。第一连接垫21为第一垫的一例。各第一连接垫21通过设置在第一开口部H1内的第一键合导线51而电连接于第二连接端子15。第一键合导线51为第一导线的一例。[第二存储器芯片3]第二存储器芯片3搭载在电路衬底1的第二面S2，利用接着剂7而接着于电路衬底1。接着剂7为第二接着剂的一例。第二存储器芯片3经由接着剂7而设置在电路衬底1的第二面S2。符号T3表示第二存储器芯片3的厚度。厚度T3例如为80μm以下。第二存储器芯片3包括面向第二开口部H2的多个第二连接垫31。第二连接垫31为
第二垫的一例。各第二连接垫31通过设置在第二开口部H2内的第二键合导线52而电连接于第一连接端子14。第二键合导线52为第二导线的一例。[控制芯片4]控制芯片4在第二开口部H2内搭载在第二存储器芯片3的上表面(电路衬底1侧的面)，且利用接着剂7而接着于第二存储器芯片3。控制芯片4经由接着剂7而设置在第二存储器芯片3的上表面。符号T4表示控制芯片4的厚度。厚度T4例如为80μm以下。本实施方式的厚度T4设定为与厚度T2、T3相同的程度(T4≒T2、T3)。另外，本实施方式的厚度T4可小于厚度T1，也可大于厚度T1。控制芯片4控制第一及第二存储器芯片2、3的动作。控制芯片4在上表面包括多个第三连接垫41、及多个第四连接垫42。第三及第四连接垫41、42分别为第三及第四垫的一例。各第三连接垫41通过第三键合导线53而与第三连接端子16电连接。各第四连接垫42通过第四键合导线54而与第二连接垫31电连接。第三及第四键合导线53、54分别为第三本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于包括：衬底，包含第一面、及与所述第一面为相反侧的第二面；第一半导体芯片，设置在所述衬底的所述第一面；第二半导体芯片，设置在所述衬底的所述第二面，且覆盖贯通所述衬底的开口的至少一部分；以及第三半导体芯片，在所述开口内，经由接着剂而设置在所述第二半导体芯片的所述衬底侧的面。

【技术特征摘要】
2014.09.16 JP 2014-1882721.一种半导体装置，其特征在于包括：衬底，包含第一面、及与所述第一面为相反侧的第二面；第一半导体芯片，设置在所述衬底的所述第一面；第二半导体芯片，设置在所述衬底的所述第二面，且覆盖贯通所述衬底的开口的至少一部分；以及第三半导体芯片，在所述开口内，经由接着剂而设置在所述第二半导体芯片的所述衬底侧的面。2.根据权利要求1所述的半导体装置，其特征在于：所述衬底包括设置在所述第一面的第一端子、以及设置在所述第二面的第二端子，所述第一半导体芯片包括面向第一开口的第一垫，所述第一垫通过设置在所述第一开口内的第一导线而与所述第二端子电连接，且所述第二半导体芯片包括面向第二开口的第二垫，所述第二垫通过设置在所述第二开口内的第二导线与所述第一端子电连接。3.根据权利要求2所述的半导体装置，其特征在于：所述第二半导体芯片经由所述接着剂而设置在所述衬底的所述第二面，且所述第三半导体芯片设置在所述第二开口内。4.根据权利要求2或3所述的半导体装置，其特征在于：所述衬...

【专利技术属性】
技术研发人员：松浦永悟，竹本康男，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP