本公开的实施例提供了一种封装上封装布置，包括包含衬底层(116)的第一封装(804，904)，衬底层包括顶侧(117a)和与顶侧相对的底侧(117b)，其中衬底层的顶侧限定基本平坦的表面(117a)，以及包括耦合至衬底层的底侧的第一裸片(118)。布置也包括第二封装(802，902)，包括多行焊料球(806，906)以及无源部件或有源部件(810，910，920)中的一个或两个中的至少一个。第二封装经由多行焊料球附接至第一封装的衬底层的顶侧的基本平坦的表面。有源部件和/或无源部件(810，910，920)附接至第一封装的衬底层的顶侧的基本平坦的表面。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】封装上封装结构相关串请的交叉引用本申请要求享有2014年2月10日提交的美国专利申请N0.14/176，695的优先权，该美国专利申请要求享有2013年2月11日提交的美国临时申请N0.61/763，285的优先权，该申请的全部说明书在此通过引用整体并入本文。该申请也是2012年8月13日提交的美国专利申请N0.13/584,027的部分继续申请，其要求享有2011年8月19日提交的美国临时申请N0.61/525，521的优先权，该申请的全部说明书在此通过引用整体并入本文。
本公开的实施例涉及封装上封装的结构，并且更具体地涉及并入具有裸片朝下倒装的结构的基底封装的封装布置。
技术介绍
在此提供
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描述的目的是大致展示本公开的上下文。目前称为专利技术人对于
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部分中描述的、以及可以另外在递交时获得现有技术资格的说明的特征方面的工作并未清楚地或者隐含地承认作为本公开的现有技术。通常，在具有许多的多芯片封装布置中，封装布置被布置为封装上封装(PoP)布置或者多芯片模块(MCM)布置中的任一种。这些封装布置倾向于相当厚(例如大约1.7毫米至2.0毫米)。PoP布置可以包括组合了相互层叠的两个或多个封装的集成电路。例如，PoP布置可以配置具有两个或多个存储器装置封装。PoP布置也可以配置具有混合逻辑存储堆叠，其包括在底部封装中的逻辑以及在顶部封装中的存储器，反之亦然。通常，与位于PoP布置底部上的封装(在此称作“底部封装”)相关联的裸片将位于底部封装之上的封装(在此称作“顶部封装”)的占位面积限定为某个尺寸。额外地，该配置通常将顶部封装限制为两行外周焊料球。该封装布置1100的示例示出在图11中并且包括顶部封装1102和底部封装1104。如图可见，底部封装1104包括经由粘合剂1110附接至衬底1108的裸片1106。裸片1106经由采用引线1112的引线键合工艺而耦合至衬底1108。焊料球1114提供用于将封装布置1100耦合至另一衬底(未示出)，诸如例如印刷电路板(PCB)。顶部封装1102包括耦合至衬底1116的裸片1116。焊料球1120提供用于将顶部封装1102耦合至底部封装1104。顶部封装1102可以包括外壳1122，通常形式为密封剂，如果需要。如图可见，由于存在裸片1106和底部封装1104的外壳1124(通常形式为密封剂并且可以包括或不包括)，可以仅提供两行焊料球1120。因此，顶部封装可以需要具有更大的尺寸或占位面积以当顶部封装附接至底部封装时避免底部封装的裸片1106。该封装布置1100也可以存在顶部封装1102相对于裸片1106和/或外壳1124具有空隙的问题。图11示出了封装布置1200的另一示例，其中已经采用模塑阵列工艺(MAP)形成了底部封装1204。底部封装1204类似于图11的底部封装1104并且包括密封剂1206。通常蚀刻密封剂1206以暴露焊料球1208。备选地，蚀刻密封剂1206，并且随后焊料球1208沉积在开口 1210内。由于裸片1106和密封剂1206的存在，该封装布置1200再次仅允许在顶部封装1102的外周周围包括两行焊料球1120。该封装布置1200也可以存在顶部封装1102相对于裸片1106和密封剂1206具有空隙的问题，以及相对于开口 1210对准的问题。
技术实现思路
在各个实施例中，本公开提供了一种封装上封装布置，包括第一封装，第一封装包含衬底层，衬底层包括⑴顶侧和(ii)与顶侧相对的底侧，其中衬底层的顶侧限定了基本平坦的表面，以及耦合至衬底层的底侧的第一裸片。封装上封装布置也包括第二封装，第二封装包括多行焊料球以及(i)有源部件或(ii)无源部件中的一个或两个中的至少一个。第二封装经由多行焊料球附接至第一封装的衬底层的顶侧的基本平坦的表面。(i)有源部件或(ii)无源部件的一个或两个的至少一个附接至第一封装的衬底层的顶侧的基本平坦的表面。在各个实施例中，本公开也提供了一种方法，该方法提供包括衬底层的第一封装，其中衬底层包括(i)顶侧和(ii)与顶侧相对的底侧，其中衬底层的顶侧限定了基本平坦的表面，以及其中第一封装进一步包括耦合至衬底层的底侧的第一裸片。该方法进一步包括提供具有附接至第二封装的底侧的多行焊料球的第二封装，经由第二封装的多行焊料球将第二封装附接至第一封装的基本平坦的表面，以及将(i)有源部件或(ii)无源部件的中一个或两个中的至少一个附接至第一封装的衬底层的顶侧的基本平坦的表面。各个实施例潜在地包括一个或多个以下优点。根据在此所述的各个实施例，封装布置可以提供增大的管脚数目。此外，可以对于使用根据在此所述各个实施例的封装布置的电子装置实现更高的速度。【附图说明】结合附图由以下详细说明将易于理解本公开的实施例。为了促进该说明，相同的附图标记标注相同的结构元件。在此借由示例的方式并且并非借由附图的图表中限定的方式而示出了实施例。图1A示意性示出了包括裸片朝下倒装的PoP结构的示例性裸片布置的示例性封装布置。图1B示意性示出了具有附接至底部封装的顶部封装的图1A的示例性封装布置。图2示意性示出了另一示例性封装布置，包括具有暴露材料以提供用于散热路径的裸片朝下倒装的PoP结构的另一示例性裸片布置。图3示意性示出了另一示例性封装布置，包括暴露以提供散热路径的裸片朝下倒装的PoP结构的另一示例性裸片布置。图4示意性示出了另一示例性封装布置，包括具有穿硅通孔(TSV)的裸片朝下倒装的PoP结构的另一示例性裸片布置。图5示意性示出了另一示例性封装布置，包括具有嵌入式印刷电路板(PCB)和/或插件的裸片朝下倒装的PoP结构的另一示例性裸片布置。图6示意性示出了另一示例性封装布置，包括具有PCB/插件的裸片朝下倒装的PoP结构的另一示例性裸片布置。图7是用于制造在此所述PoP结构的方法的工艺流程图。图8示意性示出了另一示例性封装布置，包括示例性封装装置布置和无源和/或有源电子部件。图9示意性示出了另一示例性封装布置，包括多个裸片和无源和/或有源电子部件。图10是用于制造在此所述的PoP结构方法的另一工艺流程图。图11示意性示出了示例性PoP封装布置。图12示意性示出了另一示例性PoP封装布置。【具体实施方式】图1A示出了根据实施例的封装布置100，其中封装上封装(PoP)的封装布置包括顶部封装102和底部封装104。为了示意说明目的，封装示出为分离的项。顶部封装102包括衬底层106。顶部封装102内的裸片布置可以包括第一裸片108和第二裸片110，其中每个裸片108、110经由焊料球112附接至衬底层106。该配置可以包括在焊料球112和衬底层106之间间隙中的下层填料114。焊料球112通常位于接触焊盘或接触区域(未示出)处。裸片108、110可以经由裸片倒装操作而耦合至衬底层106。备选地，引线键合工艺和粘合层(未示出)可以用于将裸片108、110耦合至衬底层106。额外地，顶部封装102可以包括两个或多个单独的顶部封装102 (未示出)，其中每个单独的顶部封装102包括一个或多个裸片。根据各个实施例，第一裸片108和第二裸片110是存储器装置，并且根据实施例，第一裸片108和第二裸片110是用于移动装置的移动本文档来自技高网...
【技术保护点】
一种封装上封装布置，包括：第一封装，包括衬底层，包括(i)顶侧和(ii)与所述顶侧相对的底侧，其中所述衬底层的所述顶侧限定基本平坦的表面，以及第一裸片，耦合至所述衬底层的所述底侧；第二封装，包括多行焊料球；以及(i)有源部件或(ii)无源部件中的一个或两个中的至少一个，其中，所述第二封装经由所述多行焊料球附接至所述第一封装的所述衬底层的所述顶侧的所述基本平坦的表面，以及其中，所述(i)有源部件或(ii)无源部件中的一个或两个中的至少一个附接至所述第一封装的所述衬底层的所述顶侧的所述基本平坦的表面。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：高华宏，刘宪明，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：巴巴多斯;BB
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