一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供具有第一区域和第二区域的半导体衬底，在半导体衬底上形成有包括自下而上依次层叠的高k介电层、高k介电层的保护层和牺牲栅电极层的伪栅极结构，其中，第一区域为NMOS区，第二区域为PMOS区；或者第一区域为PMOS区，第二区域为NMOS区；分三步实施蚀刻去除位于第二区域上的伪栅极结构中的牺牲栅电极层，形成沟槽；在所述沟槽中形成金属栅极结构。根据本发明专利技术，分三步实施蚀刻，去除位于第二区域上的牺牲栅电极层之后，形成的所述沟槽的与位于第一区域上的牺牲栅电极层相接触的侧壁轮廓是竖直的，不会影响后续在所述沟槽中实施功函数金属层的填充。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种实施后栅极(gate-last)工艺时去除伪栅极结构中的牺牲栅电极层的方法。
技术介绍
随着半导体器件特征尺寸的不断减小，用高k介电层/金属栅结构代替传统的氮氧化硅或氧化硅介质层/多晶硅栅结构被视为解决传统的栅结构所面临的问题的主要的甚至是唯一的方法，传统的栅结构所面临的问题主要包括栅漏电、多晶硅损耗以及由薄栅氧化硅介质层所引起的硼穿透。对于具有较高工艺节点的晶体管结构而言，所述高k_金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括:首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构中的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅极材料的填充，以在所述覆盖层上形成金属栅极结构。对于如图1A所示的已形成伪栅极结构的半导体器件结构而言，需在由浅沟槽隔离结构101分隔开的衬底100中的NMOS区和PMOS区上分别形成包含具有不同功函数金属层的金属栅极结构，因此，通常采用分别去除NMOS区和PMOS区上形成的伪栅极结构中的牺牲栅电极层103的工艺来形成所述包含具有不同功函数金属层的金属栅极结构。在去除位于PMOS区上的牺牲栅电极层103之后，形成的凹槽104的与位于NMOS区上的牺牲栅电极层103相接触的侧壁轮廓不是竖直的，通常呈如图1B所示的碗状，这种碗状轮廓将会影响后续在凹槽104中填充功函数金属层的实施，进而影响器件的性能。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:提供具有第一区域和第二区域的半导体衬底，在所述半导体衬底上形成有包括自下而上依次层叠的高k介电层、所述高k介电层的保护层和牺牲栅电极层的伪栅极结构；分三步实施蚀刻去除位于所述第二区域上的伪栅极结构中的牺牲栅电极层，形成沟槽；在所述沟槽中形成金属栅极结构。进一步，所述分三步实施蚀刻包括:实施第一蚀刻，以去除位于所述第二区域上的伪栅极结构中的牺牲栅电极层的大部分；实施第二蚀刻，以去除所述牺牲栅电极层的残留部分；实施第三蚀刻，以去除所述第一蚀刻和所述第二蚀刻所产生的蚀刻残留物层。进一步，所述第一蚀刻为高压下的以HBr和O2为基础蚀刻气体的干法蚀刻。进一步,所述第一蚀刻的工艺参数为:压力40_80mTorr, HBr的流量50_500sccm,O2的流量2-10sccm，源功率100-2000W，偏置电压50-300V。进一步，所述第二蚀刻为低压下的以HBr和O2为基础蚀刻气体的干法蚀刻。进一步，所述第二蚀刻的工艺参数为:压力2-10mTorr，HBr的流量50_500sccm，O2的流量2-10sccm，源功率100-2000W，偏置电压50-300V，偏置电压的脉冲频率20_150Hz，在所述脉冲波动期间，向蚀刻操作室导入所述蚀刻气体的等离子体的过程处于开启、关断的重复循环状态中，其中，所述开启状态的总时间占所述蚀刻过程的时间的10% -90%。进一步，所述第三蚀刻为Siconi蚀刻，所述Siconi蚀刻以NH3和NF3为基础蚀刻气体。进一步，所述金属栅极结构包括自下而上堆叠而成的功函数金属层和金属栅极材料层。进一步，所述功函数金属层和所述金属栅极材料层之间还包括自下而上堆叠而成的阻挡层和浸润层。进一步，所述第一区域为NMOS区，所述第二区域为PMOS区；或者所述第一区域为PMOS区，所述第二区域为NMOS区。根据本专利技术，分三步实施蚀刻，去除位于所述第二区域上的牺牲栅电极层之后，形成的所述沟槽的与位于所述第一区域上的牺牲栅电极层相接触的侧壁轮廓是竖直的，不会影响后续在所述沟槽中实施功函数金属层的填充。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A为采用现有技术在衬底上形成伪栅极结构之后的器件的示意性剖面图；图1B为采用现有技术先去除如图1A中示出的PMOS区上的伪栅极结构中的牺牲栅电极层后形成的凹槽的与NMOS区上的伪栅极结构中的牺牲栅电极层相接触的侧壁轮廓呈碗状的示意性剖面图；图2A-图2D为根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3A-图3D为分别对应于图2A-图2D的沿着PMOS区的走向得到的器件的示意性剖面图；图4为根据本专利技术示例性实施例的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的实施后栅极工艺时去除伪栅极结构中的牺牲栅电极层的方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。参照图2A-图2D和图3A-图3D，其中示出了根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的沿着器件版图中的牺牲栅电极层的走向和对应的沿着PMOS区的走向得到的器件的示意性剖面图。首先，如图2A和图3A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构201，作为示例，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构201将半导体衬底200分为NMOS区和PMOS区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。在半导体衬底200的NMOS区和PMOS区上均形成有伪栅极结构201’，作为示例，伪栅极结构201’包括自下而上依次层叠的高k介电层202和牺牲栅电极层203。高k介电层202的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。牺牲栅电极层203的材料包括多晶硅。需要说明的是，在伪栅极结构201’中，高k介电层202的下方可以形成界面层，形成界面层的作用是改善高k介电层202与半导体衬底200之间的界面特性，界面层的材料包括硅氧化物(S1x);高1^介电层202的上方可以形成保护层，形成保护层的作用是抑制后续形成的金属栅极结构中的金属栅本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供具有第一区域和第二区域的半导体衬底，在所述半导体衬底上形成有包括自下而上依次层叠的高k介电层、所述高k介电层的保护层和牺牲栅电极层的伪栅极结构；分三步实施蚀刻去除位于所述第二区域上的伪栅极结构中的牺牲栅电极层，形成沟槽；在所述沟槽中形成金属栅极结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：韩秋华，李凤莲，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31