半导体器件的形成方法技术

一种半导体器件的形成方法，在半导体衬底上形成伪栅材料层后，在所述伪栅材料层上方形成第一硬掩模层，之后在刻蚀所述第一硬掩模层和伪栅材料层形成伪栅结构后，在所述伪栅结构上保留所述第一硬掩模层，在之后的嵌入式应力晶体管制备工艺中，所述第一硬掩模层始终覆盖在所述伪栅上方，从而避免伪栅结构被破坏，进而确保后续形成的与所述伪栅结构相匹配的金属栅极的结构。

【技术实现步骤摘要】

本专利技术涉及半导体形成领域，尤其是涉及一种。
技术介绍
在超大规模集成电路中，通常采用应变硅技术（Strained Silicon)使得NMOS晶 体管上形成张应力，在PMOS晶体管上形成压应力，从而增大NMOS晶体管和PMOS晶体管的 载流子迁移率，增大了驱动电流，提高电路的响应速度。嵌入式应力晶体管是应变硅技术应 用的热点之一。 基于嵌入式应力晶体管中PMOS的压应力层和NMOS的拉应力层的结构，以及所用 材料不同，PMOS的压应力层和NMOS的拉应力层分步制备。以先形成压应力层，后形成拉应 力层的工艺为例，现有技术中嵌入式应力晶体管的过程参考图1~图5所示： 参考图1所示，在半导体衬底10上形成伪栅材料层，并在伪栅材料层上形成第一 硬掩模图案后，以第一硬掩模图案为掩膜刻蚀所述伪栅材料层形成PMOS伪栅20和NMOS伪 栅30,保留两个伪栅20和30的上的第一硬掩模层21和31 ; 参考图2所示，在所述半导体衬底10以及两个伪栅20和30上方覆盖氧化层22 和32后，在所述氧化层22和32上形成第二硬掩模层40 ; 参考图3所示，保留所述NMOS伪栅30上的第二硬掩模层41，打开所述PMOS伪栅 20两侧的第二硬掩模层和氧化层，在PMOS伪栅20的周边形成" Σ "凹槽并填充应力材料， 形成压应力层51。其中，位于所述NMOS伪栅30上的第二硬掩模层41可有效防止压应力层 51生长在NMOS伪栅30的区域； 结合参考图4和图5所示，去除覆盖在NMOS伪栅30上的第二硬掩模层41后，重 新在PMOS伪栅20和NMOS伪栅30上形成硬掩模层60。之后保留PMOS伪栅20上的硬掩模 层61，打开NMOS伪栅30两侧的硬掩模层60和氧化层，NMOS伪栅30的周边的半导体衬底 10内形成"U型"凹槽并填充应力材料，形成拉应力层52 ; 参考图6所示，之后在所述PMOS伪栅20两侧形成侧墙71，NMOS伪栅两侧形成侧 墙72后，以光刻胶80覆盖NMOS伪栅30,向PMOS伪栅两侧注入离子形成PMOS源漏区（图中 未标示);之后去除光刻胶80,在PMOS伪栅20上形成光刻胶（图中未标示)，在NMOS伪栅30 两侧注入离子，形成NMOS源漏区。 然而，在实际工艺中，形成PMOS栅极和NMOS栅极的应力层后，发现PMOS伪栅20以 及NMOS伪栅30的结构被破坏，其直接影响了后续与所述PMOS伪栅20和NMOS伪栅30结 构相匹配的PMOS栅极和NMOS栅极的结构，进而影响后续形成的半导体器件的性能。 为此，在制备嵌入式应力晶体管过程中，如何确保PMOS伪栅和NMOS伪栅结构不受 损是本领域技术人员亟需解决的问题。
技术实现思路
本专利技术解决的问题是，在形成PMOS栅极和NMOS栅极的应力层过程中，确保PMOS 伪栅和NMOS伪栅不受损伤。 为解决上述问题，本专利技术提供一种，包括： 提供半导体衬底； 在所述半导体衬底上形成伪栅材料层； 在所述伪栅材料层上形成第一硬掩模层； 刻蚀所述第一硬掩模层，在所述第一硬掩模层内形成硬掩模图案； 以所述硬掩模图案为掩模刻蚀所述伪栅材料层，形成伪栅结构，在所述伪栅结构 上保留所述第一硬掩模层； 在所述半导体衬底上形成第二硬掩模层，所述第二硬掩模层覆盖所述伪栅结构； 刻蚀所述第二硬掩模层，在所述伪栅结构周边的半导体衬底内形成凹槽，并在所 述凹槽内形成应力层； 去除所述半导体衬底上剩余的第二硬掩模层。 可选地，去除所述半导体衬底上剩余的第二硬掩模层的方法为湿法刻蚀工艺； 在所述湿法刻蚀工艺中，所述第二硬掩模层和第一硬掩模层的刻蚀选择比大于或 等于3:1。 可选地，所述第一硬掩模层的材料为单层或多层结构，且至少包括一层掺碳的氮 化娃层； 所述第二硬掩模层的材料为氮化硅。 可选地，所述第一硬掩模层包括双层结构；所述双层结构包括位于所述伪栅材料 层上的掺碳的氮化娃层，和位于所述掺碳的氮化娃层上的氮化娃层。 可选地，所述掺碳的氮化硅层的形成工艺为原子层沉积法。 可选地，所述湿法刻蚀工艺参数包括：采用体积浓度为50~90%磷酸溶液为刻蚀 剂，刻蚀温度为120~180°C。 可选地，所述掺碳的氮化硅层的厚度为丨50~250A。 可选地，所述掺碳的氮化硅层中碳的原子百分比为1~8%。 可选地，在形成所述伪栅结构后，在所述伪栅结构的侧壁上，以及第一硬掩模层的 侧壁上形成第一侧墙。 可选地，在形成所述第二硬掩模层前，在所述半导体衬底上形成氧化物层，所述氧 化物层覆盖所述伪栅结构。 可选地，刻蚀所述第一硬掩模层的工艺为干法刻蚀工艺；采用的干法刻蚀剂包括 含有SiF 4、NF3、CHF3或C2F6的气体。 可选地，在形成所述应力层后，在所述伪栅结构的侧壁上形成第二侧墙，并以所述 第二侧墙为掩模向所述半导体衬底内注入离子，形成伪栅结构的源漏极。 与现有技术相比，本专利技术的技术方案具有以下优点： 在半导体衬底上形成伪栅材料层后，在所述伪栅材料层上形成第一硬掩模层。刻 蚀第一硬掩模层形成硬掩模图案后，以所述硬掩模图案为掩模刻蚀所述伪栅材料层，形成 伪栅结构，在所述伪栅结构上保留所述第一硬掩模层。后续在所述半导体衬底上覆盖第二 硬掩模层，刻蚀所述第二硬掩模层在所述伪栅结构周边的半导体衬底内形成凹槽，并在凹 槽内形成应力层；在后续去除所述半导体衬底上多余的第二硬掩模层过程中，所述第一硬 掩模层始终覆盖于所述伪栅结构上方，确保伪栅结构不受损，从而确保后续形成的与伪栅 结构相对应的金属栅极的结构符合标准，如，确保金属栅极的高度符合要求。 进一步可选地，在形成所述第二硬掩模层前，在所述伪栅结构以及第一硬掩模层 的侧壁上形成第一侧墙，在去除所述伪栅结构后，所述第一侧墙内形成后续用于形成的金 属栅极的栅极凹槽。在去除所述第二硬掩模层之后，所述第一硬掩模层覆盖在所述伪栅结 构上方，而侧墙位于所述第一硬掩膜层侧壁上，避免所述第一侧墙被过度打开，继而在去除 第二硬掩模层过程中被腐蚀。上述技术方案可有效减少第一侧墙的损失，进而确保后续形 成的金属栅极的结构质量； 在形成所述第二应力层后，在所述伪栅结构的侧壁上形成第二侧墙，并以所述第 二侧墙为掩模，向所述半导体衬底内注入离子，以形成所述伪栅结构的源漏区。期间，所 述第一硬掩模层可以避免所述离子注入至所述伪栅结构中，从而消除在刻蚀所述伪栅结构 时，由于N/P掺杂不同而造成不同的伪栅结构的蚀刻速率差异；此外，在离子注入工艺中， 会在半导体衬底上的特定位置覆盖光刻胶层，在离子注入工艺完成后，会采用湿法或灰化 工艺去除所述光刻胶层，在去除所述光刻胶层过程中，所述第一硬掩模层可保护所述伪栅 结构不受损伤。【附图说明】 图1~图6现有半导体器件的结构示意图； 图7至图16是本专利技术实施例提供的的结构示意图。【具体实施方式】 正如
技术介绍
中所述，在现有的嵌入式应力晶体管制备工艺中，容易造成PMOS伪 栅和NMOS伪栅损伤，进而影响后续形成的PMOS栅极和NMOS栅极结构。 分析所述PMOS伪栅和NMOS伪栅受损原因，参考图3所示，嵌入式应力晶体管制备 工艺中，在半导体衬底上形成伪栅材料层后，用于形成伪栅的第一硬掩模层，和后续如在形 成压应力层过程中，覆盖于PMOS伪栅20和N本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于：包括：提供半导体衬底；在所述半导体衬底上形成伪栅材料层；在所述伪栅材料层上形成第一硬掩模层；刻蚀所述第一硬掩模层，在所述第一硬掩模层内形成硬掩模图案；以所述硬掩模图案为掩模刻蚀所述伪栅材料层，形成伪栅结构，在所述伪栅结构上保留所述第一硬掩模层；在所述半导体衬底上形成第二硬掩模层，所述第二硬掩模层覆盖所述伪栅结构；刻蚀所述第二硬掩模层，在所述伪栅结构周边的半导体衬底内形成凹槽，并在所述凹槽内形成应力层；去除所述半导体衬底上剩余的第二硬掩模层。

【技术特征摘要】

【专利技术属性】
技术研发人员：毛刚，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31