存储器件及其形成方法技术

一种存储器件及其形成方法，其中，存储器件的形成方法包括：提供表面具有存储单元的衬底，存储单元包括：第一介质层、浮栅层、第二介质层、控制栅层和第一掩膜层；在存储单元的侧壁表面形成第二掩膜层，第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；以第一掩膜层和第二掩膜层为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小；在去除部分控制栅层之后，以第一掩膜层和第二掩膜层为掩膜，采用自对准硅化工艺在暴露出的控制栅层侧壁表面、以及暴露出的衬底表面形成电接触层。所形成的存储器件性能改善。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型:模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存(flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。其次，发展高密度闪存技术，有利于各类随身电子设备的性能提高，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存单元的成本是技术发展的方向之一。对于或非门(NOR)电擦除隧穿氧化层(ETOX, Erase Through Oxide)闪存存储器(Flash Memory)来说,采用自对准电接触(Self-Align Contact)工艺能够使闪存存储单元的尺寸缩小。图1是采用自对准电接触工艺形成的闪存存储器件的剖面结构示意图，包括:衬底100，所述衬底100表面具有若干相邻的存储单元101，所述存储单元101包括:位于衬底100表面的隧穿氧化层110、位于隧穿氧化层110表面的浮栅层111、位于浮栅层111表面的绝缘层112、位于绝缘层112表面的控制栅层113、以及位于控制栅层113表面的氮化硅层114 ;位于相邻存储单元101之间的衬底100内的源区或漏区102 ;位于所述存储单元101两侧衬底100表面的侧墙103 ;位于侧墙103表面、氮化硅层114表面以及相邻存储单元101之间衬底100表面的电互连结构105。然而，现有技术形成的闪存存储器件依旧稳定性较低、可靠性不佳。
技术实现思路
本专利技术解决的问题是提供一种，所述存储器件性能改善、稳定性提闻。为解决上述问题，本专利技术提供一种存储器件的形成方法，包括:提供衬底，所述衬底表面具有存储单兀，所述存储单兀包括:位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；在所述存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；以第一掩膜层和第二掩膜层为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小；在去除部分控制栅层之后，以所述第一掩膜层和第二掩膜层为掩膜，采用自对准硅化工艺在暴露出的控制栅层侧壁表面、以及暴露出的衬底表面形成电接触层；在所述衬底、存储单元和第二掩膜层表面形成阻挡层、以及位于所述阻挡层表面的第三介质层，所述第三介质层和阻挡层内具有开口，所述开口至少暴露出衬底表面的电接触层；在所述开口内形成导电结构。可选的，所述第二掩膜的形成工艺包括:在衬底和存储单元表面形成第二掩膜；回刻蚀所述第二掩膜直至暴露出第一掩膜的顶部表面和衬底表面为止，形成第二掩膜侧墙；在衬底、存储单元和第二掩膜侧墙表面形成牺牲膜；回刻蚀所述牺牲膜以形成牺牲层，所述牺牲层暴露出第一掩膜层侧壁表面的第二掩膜侧墙、以及靠近第一掩膜层的部分控制栅层侧壁表面的第二掩膜侧墙；以所述牺牲层为掩膜，刻蚀所述第二掩膜侧墙以形成第二掩膜层，直至暴露出第一掩膜层侧壁表面和部分控制栅层侧壁表面为止；在形成第二掩膜层之后，去除所述牺牲层。可选的，所述牺牲层的材料为无定形碳、底层抗反射层材料或光刻胶。可选的，去除牺牲层的工艺为干法刻蚀工艺，刻蚀气体包括氧气。可选的，刻蚀所述第二掩膜侧墙的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括氢氟酸。可选的，刻蚀所述第二掩膜侧墙的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体。可选的，所述去除部分控制栅层的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括四甲基氢氧化铵或硝酸和氢氟酸的混合溶液。可选的，所述去除部分控制栅层的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体。可选的，由所述第二掩膜层覆盖的部分控制栅层的厚度大于控制栅层总厚度的1/5。可选的，所述电接触层的形成工艺包括:在衬底、第二掩膜层和存储单元表面形成金属层；采用退火工艺使金属层内的金属原子向暴露出的控制栅层和衬底内扩散，形成电接触层；在形成电接触层之后，去除金属层。可选的，所述金属层的材料为镍、钴、钛、钽中的一种或多种组合。可选的，所述电接触层的材料为硅化镍、硅化钴、硅化钛、硅化钽中的一种或多种组合。可选的，所述阻挡层和第三介质层的形成工艺包括:在衬底、存储单元和第二掩膜层表面沉积阻挡层；在阻挡层表面沉积第三介质层；在第三介质层表面形成图形化层，所述图形化层暴露出衬底表面的电接触层以及部分存储单元的对应位置；以所述图形化层为掩膜刻蚀所述第三介质层，直至暴露出阻挡层为止，以形成开口 ；去除开口底部的阻挡层，直至暴露出衬底表面的电接触层为止；在去除开口底部的阻挡层之后，去除图形化层。可选的，在沉积第三介质层之后，形成图形化层之前，采用化学机械抛光工艺平坦化所述第三介质层。可选的，所述存储单元两侧的衬底内具有掺杂区，衬底内的电接触层位于掺杂区表面，所述掺杂区内具有P型离子或N型离子。可选的，所述导电结构的形成方法包括:在所述第三介质层表面和开口内形成导电层，所述导电层填充满所述开口 ；采用化学机械抛光工艺平坦化所述导电层，直至暴露出第三介质层表面为止。可选的，所述导电层的材料为铜、钨或铝，所述导电层的形成工艺为沉积工艺或电镀工艺。可选的，所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化娃、氮氧化娃中的一种或多种组合；所述浮栅层和控制栅层的材料为多晶娃；所述第一掩膜层或第二掩膜层的材料为氧化硅、氮化硅或氮氧化硅，且所述第一掩膜层和第二掩膜层的材料不同；所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅；所述第三介质层的材料为氧化娃、氮化娃、氮氧化娃、低K介质材料中的一种或多种组合，且第三介质层的材料与阻挡层的材料不同。相应的，本专利技术还提供一种采用上述任一项方法所形成的存储器件，包括:衬底；位于所述衬底表面的存储单兀，所述存储单兀包括:位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；位于所述存储单元的侧壁表面的第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁，所述第一掩膜层和第二掩膜层暴露出的部分控制栅层平行于衬底表面方向的尺寸、小于浮栅层或第一掩膜层平行于衬底表面方向的尺寸；位于第一掩膜层和第二掩膜层暴露出的控制栅层侧壁表面、以及暴露出的衬底表面的电接触层；位于所述衬底、存储单元和第二掩膜层表面形成阻挡层、以及位于所述阻挡层表面的第三介质层，所述第三介质层和阻挡层内具有开口，所述开口至少暴露出存储单元两侧衬底表面的电接触层；位于所述开口内形成导电结构。可选的，所述电接触层位于自第一掩膜层至第二介质层的控制栅层侧壁表面。与现有技术相比，本专利技术的技术本文档来自技高网...

【技术保护点】
一种存储器件的形成方法，其特征在于，包括：提供衬底，所述衬底表面具有存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；在所述存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；以第一掩膜层和第二掩膜层为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小；在去除部分控制栅层之后，以所述第一掩膜层和第二掩膜层为掩膜，采用自对准硅化工艺在暴露出的控制栅层侧壁表面、以及暴露出的衬底表面形成电接触层；在所述衬底、存储单元和第二掩膜层表面形成阻挡层、以及位于所述阻挡层表面的第三介质层，所述第三介质层和阻挡层内具有开口，所述开口至少暴露出衬底表面的电接触层；在所述开口内形成导电结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪中山，杨芸，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31