一种HKMG器件及其制备方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种HKMG器件及其制备方法，在进行后栅极工艺时，于层间介质层平坦化工艺步骤形成的器件结构基础上，通过先移除样本栅，再继续涂覆深紫外线吸收氧化材料层，并利用光刻、刻蚀工艺，刻蚀PFET器件区域中的深紫外线吸收氧化材料层至衬底中，以部分刻蚀衬底形成衬底凹槽，并于该衬底凹槽中继续生长SiGe层、Si层和绝缘层后，于该绝缘层的上表面继续后续的双金属栅极工艺，以最终形成具有SiGe沟道的MOSFET器件；采用上述工艺制备的MOSFET，其在提供满足工艺需求的低阈值电压的同时，还能够有效的抑制HKMG器件的短沟道效应。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种HKMG器件及其制备方法。
技术介绍
目前，随着MOSFET的尺寸趋于小型化，低漏电（low leakage)高介电常数介质金 属栅极（High-K Metal Gate，简称HKMG)技术被广泛应用于MOSFET中，但由于栅极与沟道 间带边沿功函数不匹配（Not band edge-matched,简称NBEM)，使得采用HKMG技术制备的 MOSFET器件虽然能够提供较低的阈值电压（low threshold voltage),但同时也会产生严 重的短沟道效应（short-channel effects，简称SCE)。 在实际生产工艺中，不仅在单金属栅工艺（single-metal-gate technologies)中 会产生上述的问题（即采用HKMG技术制备的MOSFET在提供低阈值电压的同时还会产生严 重的SCE问题），且在进行双金属栅工艺（dual-metal-gate technologies)的BEM (band edge-matched)栅极结构P型晶体管（PFET)的制备工艺时，也会产生上述的短沟道效应 (SEC)。 为了解决上述的问题，传统的工艺中是采用超薄体结构（ultrathin-body，简称 UTB)来抑制低阈值电压（Iow-Vt) NBEM器件的短沟道效应（SCE)，或通过采用SiGe材料来 调整PFETs (p-channel field effect transistors)的沟道功函数以获得低阈值电压；但 上述的工艺均不能彻底的解决HKMG器件的短沟道效应，尤其是PFET器件还会因为负偏压 温度不稳定性（negative bias temperature instability,简称NBTI)而引起电学参数退 化。 在实际的生产工艺中发现，现有的技术方案均不能彻底的解决HKMG器件的短沟 道效应，尤其是PFET器件还会因为负偏压温度不稳定性引起电学参数退化等问题。
技术实现思路
针对上述技术问题，本申请提供了一种HKMG器件，其中，所述HKMG器件至少包括 一具有PFET器件区域的衬底，所述PFET器件区域中包括源区和漏区，且位于所述PFET器 件区域中的衬底上还设置有第一金属栅极结构； 所述第一金属栅极结构与所述衬底之间按照从上至下顺序还依次设置有绝缘层、 Si层和SiGe层； 其中，所述绝缘层、所述Si层和所述SiGe层均位于所述源区和所述漏区之间的 PFET器件区域中。 上述的HKMG器件，其中，所述Si层和所述SiGe层均嵌入设置于所述硅衬底中，且 所述Si层的上表面低于所述衬底的上表面。 上述的HKMG器件，其中，所述第一金属栅极结构包括第一金属栅极、第一侧墙和 第一金属栅的栅介质层，所述第一金属栅极覆盖所述第一金属栅的栅介质层的上表面，所 述第一侧墙覆盖所述第一金属栅极和所述第一金属栅的栅介质层的侧壁； 其中，所述Si层覆盖所述SiGe层的上表面，所述隔层覆盖所述Si层的上表面，所 述第一金属栅的栅极介质层覆盖所述隔层的上表面。 上述的HKMG器件，其中，所述衬底上还设置有NFET器件区域，且位于所述NFET器 件区域的衬底上还设置有第二金属栅极结构； 所述第二金属栅极结构包括第二金属栅极、第二侧墙和第二金属栅的栅介质层， 所述第二金属栅极覆盖所述第二金属栅的栅介质层的上表面，所述第二侧墙覆盖所述第二 金属栅极和所述第二金属栅的栅介质层的侧壁，且所述第二金属栅的栅介质层和所述第二 侧墙均位于所述NFET器件区域中衬底的上表面。 上述的HKMG器件，其中，所述器件还包括一层间介质层，所述层间介质层覆盖所 述衬底的表面，且所述第一金属栅极结构和第二金属栅极结构均嵌入设置于所述层间介质 层中。 上述的HKMG器件，其中，所述第一金属栅的栅介质层和所述第二金属栅的栅介质 层的材质均为高介电常数材料。 上述的HKMG器件，其中，所述器件还包括一衬底凹槽，所述衬底凹槽设置于所述 PFET器件区域中的衬底上，且所述SiGe层覆盖所述衬底凹槽的底部表面； 其中，且所述衬底凹槽的深度为50 A~800A。 上述的HKMG器件，其中，所述衬底为硅衬底，且所述源区为非晶硅源区，所述漏区 为非晶硅漏区。 上述的HKMG器件，其中，所述SiGe层的厚度为30 A~400A。 上述的HKMG器件，其中，所述Si层的厚度为5 A~200A。 本申请还提供了一种HKMG器件的制备方法，其中，所述方法包括以下步骤： 提供一半导体结构，且该半导体结构的PFET器件区域中的衬底上设置有第一栅 介质层和第一样本栅； 去除所述第一样本栅后，于所述半导体结构上涂覆深紫外线吸收氧化材料层； 继续采用光刻、刻蚀工艺去除位于PFET器件区域中的深紫外线吸收氧化材料层， 以将所述第一栅介质层暴露； 刻蚀所述第一栅介质层至所述衬底中，形成衬底凹槽； 于所述衬底凹槽的底部表面依次生长SiGe层和Si层后，制备一绝缘层覆盖所述 Si层的表面； 于所述绝缘层的上表面依次制备第三栅介质层和第一金属栅极。 上述的HKMG器件的制备方法，其中，所述半导体结构还包括NFET器件区域，且所 述NFET器件区域中设置有第二样本栅结构，所述PFET器件区域设置有第一样本栅结构； 所述第一样本栅结构包括所述第一栅介质层、所述第一样本栅和第一侧墙； 所述第二样本栅结构包括第二栅介质层、第二样本栅和第二侧墙。 上述的HKMG器件的制备方法，其中，所述方法还包括： 同时去除所述第一样本栅和所述第二样本栅，以于所述PFET器件区域形成第一 样本栅凹槽，于所述NFET器件区域形成第二样本栅凹槽； 涂覆所述深紫外线吸收氧化材料层充满所述第一样本栅凹槽和所述第二样本栅 凹槽后，对所述深紫外线吸收氧化材料层进行固化工艺； 旋涂光刻胶覆盖所述深紫外线吸收氧化材料层的上表面，曝光、显影后，去除位于 所述PFET器件区域中的光刻胶，并以剩余的光刻胶为掩膜，依次刻蚀位于所述PFET器件区 域中的深紫外线吸收氧化材料层和所述第一栅介质层至所述衬底中，形成所述衬底凹槽； 继续去除剩余的光刻胶和剩余的深紫外线吸收氧化材料层。 上述的HKMG器件的制备方法，其中，所述方法还包括： 在所述第三栅介质层的上表面制备所述第一金属栅极的同时，于所述第二栅介质 层的上表面制备第二金属栅极。 上述的HKMG器件的制备方法，其中，所述方法还包括： 采用干法刻蚀工艺和/或湿法刻蚀工艺去除所述第一样本栅和所述第二样本栅。 上述的HKMG器件的制备方法，其中，所述衬底为硅衬底，且所述PFET器件区域中 还设置有非晶硅源/漏区。 上述的HKMG器件的制备方法，其中，所述衬底凹槽的深度为50 A~800A。 上述的HKMG器件的制备方法，其中，所述SiGe层的厚度为30人~400入。 上述的HKMG器件的制备方法，其中，所述Si层的厚度为5 A~200入。 上述的HKMG器件的制备方法，其中，采用浓度为5%~60%的Ge制备所述SiGe 层。 综上所述，由于采用了上述技术方案，本申请一种HKMG器件及其制备方法，在进 行后栅极（Gate-last)工艺时，于层间介质层（Inter Layer Dielectri本文档来自技高网...

【技术保护点】
一种HKMG器件，其特征在于，所述HKMG器件至少包括一具有PFET器件区域的衬底，所述PFET器件区域中包括源区和漏区，且位于所述PFET器件区域中的衬底上还设置有第一金属栅极结构；所述第一金属栅极结构与所述衬底之间按照从上至下顺序还依次设置有绝缘层、Si层和SiGe层；其中，所述绝缘层、所述Si层和所述SiGe层均位于所述源区和所述漏区之间的PFET器件区域中。

【技术特征摘要】

【专利技术属性】
技术研发人员：倪景华，李凤莲，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31