本发明专利技术公开了一种单层多晶硅非易失性存储器(nonvolatile memory,NVM)单元包含一PMOS选择晶体管,位于一半导体基材上,以及一PMOS浮栅晶体管,串接上述PMOS选择晶体管。上述PMOS浮栅晶体管包含一浮栅以及一栅极氧化层介于上述浮栅及上述半导体基材间。一保护氧化层覆盖并且直接接触上述浮栅。一接触蚀刻停止层设置在上述保护氧化层上,通过上述保护氧化层使上述浮栅与上述接触蚀刻停止层相互分隔。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种单层多晶硅非易失性存储器(nonvolatile memory,NVM)单元包含一PMOS选择晶体管,位于一半导体基材上,以及一PMOS浮栅晶体管,串接上述PMOS选择晶体管。上述PMOS浮栅晶体管包含一浮栅以及一栅极氧化层介于上述浮栅及上述半导体基材间。一保护氧化层覆盖并且直接接触上述浮栅。一接触蚀刻停止层设置在上述保护氧化层上,通过上述保护氧化层使上述浮栅与上述接触蚀刻停止层相互分隔。【专利说明】单层多晶硅非易失性存储器单元
本专利技术涉及一种非易失性存储器单元，特别是涉及一种单层多晶硅非易失性存储器单元，具有较佳的数据保存特性。
技术介绍
非易失性存储器(nonvolatile memory, NVM)为一种在无电力供应时也可保留储存数据的存储器装置，例如，磁器件(magnetic devices)、光盘(optical discs)、快闪存储器(flash memory)及其他半导体类的存储器。 例如，美国专利第6，678，190号公开了一种单层多晶硅非易失性存储器，其具有两个串联连接的PMOS晶体管，其中，在编程时，浮栅不需施加偏置，且在此布图结构中，控制栅已被省略。第一 PMOS晶体管是作为一选择晶体管。第二 PMOS晶体管是连接至上述第一 PMOS晶体管。上述第二 PMOS晶体管的栅极是作为一浮栅。上述浮栅被选择性的编程或抹除以存储电荷。 在该
中，如何使储存于浮栅中的电荷能被长时间的保留，以增加非易失性存储器的数据保存特性，仍为现今的研究课题。
技术实现思路
本专利技术的主要目的涉及提供改良的单层多晶硅非易失性存储器单元，其具有更佳的数据保存特性。 在一实施例中，单层多晶硅非易失性存储器包含选择晶体管，例如是一 PMOS选择晶体管，位于一半导体基材的第一井上，例如是一 N型井上，以及一 PMOS浮栅晶体管，是串接上述PMOS选择晶体管。上述PMOS选择栅晶体管包含一选择栅、一第一栅极氧化层介于上述选择栅及上述半导体基材间、一第一间隙壁位于上述选择栅的任一侧壁上、一第一有源极/漏极掺杂区，例如是第一 P型有源极/漏极掺杂区位于上述N型井中，以及一第二 P型有源极/漏极掺杂区是与上述第一 P型有源极/漏极掺杂区相间隔。上述PMOS浮栅晶体管包含一浮栅、一第二栅极氧化层介于上述选择栅及上述半导体基材间、一第二间隙壁位于上述浮栅的任一侧壁上、与上述PMOS选择晶体管共享的上述第二 P型有源极/漏极掺杂区，以及一第三P型有源极/漏极掺杂区是与上述第二 P型有源极/漏极掺杂区相间隔。 —第一金属硅化物层，例如是一第一自对准金属硅化物层，设置在上述第一 P型有源极/漏极掺杂区上。一第二金属硅化物层，位于上述P型第二有源极/漏极掺杂区上。上述第二金属硅化物层与上述第一间隙壁底部的边缘接壤，但与上述第二间隙壁底部的边缘间保持一预定距离。一保护氧化层，覆盖并且直接接触上述浮栅。一接触蚀刻停止层，位于上述保护氧化层上，通过上述保护氧化层使上述浮栅与上述接触蚀刻停止层相互分隔。 【专利附图】【附图说明】 图1为本专利技术一实施例的部分非易失性存储器布图示意图。 图2为图1沿着1-1 ’切线的切面示意图。 图3为本专利技术另一实施例的部分非易失性存储器布图示意图，其具有额外的UV阻挡层。 图4为本专利技术另一实施例的部分非易失性存储器布图示意图。 图5为图4沿着I1-1I’切线的切面示意图。 图6及图7为本专利技术单层多晶硅非易失性存储器单元的剖视示意图，其与高压制作工艺相容。 图8为本专利技术另一实施例的布图示意图。 图9例示制作单层多晶硅非易失性存储器的主要阶段的步骤流程。 其中，附图标记说明如下: 1、la、lc、Id单层多晶硅非易失性存储器 12字符线 14浮栅段 100半导体基材 101、101’、101”有源区 102隔离凹槽区 110N 型井 112、114、116P型有源极/漏极掺杂区 112a、114a、114b、116a P 型轻掺杂区 120、140栅极氧化层 122、142间隙壁 2多次编程存储器 210、212、214、216自对准金属硅化物层 300保护氧化层 312接触蚀刻停止层 320层间介电层 321源线接触孔 322位线接触孔 400UV 阻挡层 610深 N 型井 612高压P型井 620STI 区 710高压P型井 712N 型埋层 91-96步骤 BC位线接触区 C1、C2非易失性存储器单元 CG控制栅区 EG抹除栅区 FT、FT1、FT2浮栅晶体管 FG浮栅 MLl第一金属层 ST^ST1, ST2选择晶体管 SG选择栅 WLj^WLx字符线 【具体实施方式】 为使熟习本
的技术人员能更进一步了解本专利技术，下文特详细说明本专利技术的构成内容及希望实现的效果。下文已公开足够的细节使该领域的一般技术人员得以具以实施。此外，一些本领域已公知的对象结构及操作流程将不再重复描述。当然，本专利技术中也可实行其他的实施例，或是在不违反文中所述实施例的前提下作出任何结构性、逻辑性及电性上的改变。 同样地，如下所述的优选实施方式与附图仅供参考与说明用，并非用来对本专利技术加以限制，且为清楚呈现本专利技术，部分对象尺寸已被放大。此外，各实施例中相同或相似的对象将以相同标号标记，以便更容易了解本专利技术。 请参照图1及图2所示。图1为本专利技术一实施例的单层多晶硅非易失性存储器布图示意图。图2为图1沿着1-1’切线的剖面示意图。如图1及图2所示，多个直线型有源区101沿一第一方向延伸于一半导体基材100中，半导体基材100例如是P型娃基材(P-Sub)。通过数个位于有源区101间的隔离凹槽(STI)区102将上述有源区101彼此相互分离。在图1中，仅绘示两列有源区101。多条字符线12(例如图1的WLjri及WLx)形成于半导体基材100的主表面上。字符线12沿一第二方向延伸(例如参考y轴)且与有源区101相交以在交会处形成数个选择晶体管(ST)。各字符线12可作为相对应选择晶体管的选择栅(SG)。为简化说明，在图1中仅绘示两行字符线12。根据上述实施例，上述第一方向是垂直于上述第二方向。 单层多晶硅非易失性存储器I进一步包含多个用以储存电荷的浮栅段14，是沿着各有源区101设置，且位于字符线12间，借此使两相邻字符线12间仅具有两浮栅段14或两浮栅晶体管(FT)。例如，两镜像对称NVM胞:如图1及图2所示位于有源区101上方同列的Cl及C2。NVM胞Cl包含一选择晶体管ST1以及串接于选择晶体管ST1的一浮栅晶体管FT115同样地，NVM胞C2包含一选择晶体管ST2以及串接于选择晶体管ST2的一浮栅晶体管FT2。NVM胞Cl及NVM胞C2共享同一位线接触(bit line contact, BC)区。 如图2所示，例如选择晶体管ST1包含一选择栅(SG) 12(即所述之字符线，在各NVM胞中称为选择栅)、一栅极氧化层120介于选择栅(SG) 12及半导体基材100间、一间隙壁122，位于选择栅(SG) 12的一侧壁上、一第一有源极/漏极掺杂本文档来自技高网...
【技术保护点】
一种单层多晶硅非易失性存储器单元,其特征在于,包含:一选择晶体管,位于一半导体基材的一第一井上,其中该选择晶体管包含一选择栅、一第一栅极氧化层介于该选择栅及该半导体基材间、一第一有源极/漏极掺杂区位于该第一井中,以及一第二有源极/漏极掺杂区与该第一有源极/漏极掺杂区相间隔；一浮栅晶体管,位于该第一井上且串接该选择晶体管,其中该浮栅晶体管包含一浮栅、一第二栅极氧化层介于该浮栅及该半导体基材间、与该选择晶体管共享的该第二有源极/漏极掺杂区,以及一第三有源极/漏极掺杂区与该第二有源极/漏极掺杂区相间隔；一第一金属硅化物层,位于该第一有源极/漏极掺杂区上；一保护氧化层,覆盖并且直接接触该浮栅；以及一接触蚀刻停止层,位于该保护氧化层上,通过该保护氧化层使该浮栅与该接触蚀刻停止层相互分隔。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：李翊宏，赖妍心，罗明山，黄士展，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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