双晶体管的封装结构及使用该封装结构的供电电路制造技术

一种双晶体管的封装结构，包括一本体及第一至第五功能引脚，所述第一至第三功能引脚构成所述双晶体管中第一晶体管的栅极、漏极及源极，所述第三至第五功能引脚构成所述双晶体管中第二晶体管的漏极、栅极及源极；所述第一及第二功能引脚设置于所述本体的第一侧边，所述第三及第四功能引脚设置于相对于所述本体第一侧边的第二侧边上，所述第五功能引脚设置于所述本体的底部。本发明专利技术还提供一种使用该封装结构的供电电路。上述双晶体管的封装结构中将第三功能引脚设置于本体的第二侧边上，进而使得在多相供电电路布线时节约了空间。

【技术实现步骤摘要】
双晶体管的封装结构及使用该封装结构的供电电路
本专利技术涉及一种双晶体管的封装结构及使用该封装结构的供电电路。
技术介绍
现有的双晶体管(DUALMOSFET)11的封装结构如图1所示，引脚G1、D1及S1构成第一晶体管的栅极、漏极及源极；引脚G2、D2及S2构成第二晶体管的栅极、漏极及源极。其中，第一晶体管的源极与第二晶体管的漏极封装为同一个引脚S1/D2，即交换节点(switchnode)引脚。图2中10为一多相供电电路中连接在脉冲宽度调制(PulseWidthModulation，PWM)控制器20及中央处理器(CentralProcessingUnit，CPU)30之间第一相供电电路的电路图，其中，场效应管Q1的源极及场效应管Q2的漏极通过一电感L1连接于CPU30以为CPU30供电。请参考图3，由于双晶体管11中的交换节点引脚S1/D2位于双晶体管11本体的中间，为尽可能节约印刷电路板的空间，布线时，将电感L1的第一端靠近双晶体管11无引脚的两相对边的其中一边，电感L1的另一端靠近CPU30，使得双晶体管11中交换节点引脚S1/D2与电感L1的第一端尽量减少走线。双晶体管11及电感L1构成第一相供电电路10，其中双晶体管11中第一晶体管的引脚G1连接PWM控制器20的第一高通驱动引脚Hgate10，第一晶体管的引脚D1连接于一电压源Vin，引脚S1连接电感L1的第一端。双晶体管11中第二晶体管的引脚G2连接PWM控制器20的第一低通驱动引脚Lgate10，第二晶体管的引脚D2连接电感L1的第一端，引脚S2接地。即所述PWM控制器20通过第一晶体管的引脚S1及第二晶体管的引脚D2，即通过双晶体管11中交换节点引脚S1/D2及电感L1给CPU供电。当供电电路为多相供电电路,如两相供电电路时，即PWM控制器20与CPU30之间还存在第二相供电电路40。布线时，所述第二相供电电路40中的双晶体管12靠近所述第一相供电电路10中双晶体管11有引脚的两相对边的其中一边，其中，双晶体管12中第一晶体管的引脚G1连接PWM控制器20的第二高通驱动引脚Hgate20，第一晶体管的引脚D1连接于一电压源Vin，引脚S1连接电感L2的第一端。双晶体管12中第二晶体管的引脚G2连接PWM控制器20的第二低通驱动引脚Lgate20，第二晶体管的引脚D2连接电感L2的第一端，引脚S2接地。此时，双晶体管11及双晶体管12之间存在四条线路，即，双晶体管11中第二晶体管的引脚G2连接PWM控制器20的第一低通驱动引脚Lgate10的线路、双晶体管11中第二晶体管的引脚S2接地的线路、双晶体管12中第一晶体管的引脚G1连接PWM控制器20的第二高通驱动引脚Hgate20的线路以及双晶体管12中第一晶体管的引脚D1连接所述电压源Vin的线路。如此在印刷电路板上将需要较大的空间来对多相供电电路进行布局，以避免线路之间的干扰。
技术实现思路
鉴于以上内容，有必要提供一种双晶体管的封装结构及使用该封装结构的供电电路，以在多相供电电路布线时充分利用印刷电路板的空间。一种双晶体管的封装结构，包括一本体及第一至第五功能引脚，所述第一至第三功能引脚构成所述双晶体管中第一晶体管的栅极、漏极及源极，所述第三至第五功能引脚构成所述双晶体管中第二晶体管的漏极、栅极及源极；所述第一及第二功能引脚设置于所述本体的第一侧边，所述第三及第四功能引脚设置于相对于所述本体第一侧边的第二侧边上，所述第五功能引脚设置于所述本体的底部。一种使用所述双晶体管的封装结构的供电电路，在供电电路布线区域内，所述双晶体管设置于一脉冲宽度调制控制器及一电感之间，所述脉冲宽度调制控制器通过所述双晶体管及所述电感给一中央处理器供电，所述脉冲宽度调制控制器靠近所述双晶体管本体的第一侧边，所述电感的第一端靠近所述双晶体管本体的第二侧边；所述双晶体管的第一功能引脚连接所述脉冲宽度调制控制器的第一高通驱动引脚，所述双晶体管的第二功能引脚连接于一电压源，所述双晶体管的第三功能引脚连接所述电感的第一端，所述双晶体管的第四功能引脚连接所述脉冲宽度调制控制器的第一低通驱动引脚，所述双晶体管的第五功能引脚接地，所述电感的第二端连接所述中央处理器。上述双晶体管的封装结构中将第三功能引脚设置于本体的第二侧边上，进而使得在多相供电电路布线时节约了空间。附图说明图1是现有的双晶体管的封装结构示意图。图2是多相供电电路的电路图。图3是现有的多相供电电路的布线图。图4是本专利技术双晶体管的封装结构示意图。图5是使用本专利技术双晶体管的封装结构的多相供电电路的布线图。主要元件符号说明双晶体管11、12、100、200第一相供电电路10、123PWM控制器20CPU30、900电感L1、L2、L10、L20第二相供电电路40、223本体110底面111第一侧边1第二侧边2如下具体实施方式将结合上述附图进一步说明本专利技术。具体实施方式下面结合附图及较佳实施方式对本专利技术作进一步详细描述：请参考图4，本专利技术双晶体管100的封装结构包括一本体110、位于本体110底面111的功能引脚D1、S2以及位于本体110两相对边的功能引脚D1、G1、S1/D2及G2，其中，位于本体110两相对边的功能引脚D1及G1设置于本体110的第一侧边1，功能引脚S1/D2及G2设置于相对于本体110第一侧边1的第二侧边2上，功能引脚G1、D1及S1构成第一晶体管的栅极、漏极及源极；功能引脚G2、D2及S2构成第二晶体管的栅极、漏极及源极。其中，每个功能引脚的数量可根据需要设置，本实施方式中，共设有四个功能引脚D1且其中三个功能引脚D1设置于本体110的第一侧边1上，另外一个功能引脚D1设置于本体110的底面111，共设有三个功能引脚S1/D2且设置于本体110的第二侧边2上。请参考图5，多相供电电路如两相供电电路中，脉冲宽度调制(PulseWidthModulation，PWM)控制器(图未示)的第一高通驱动引脚Hgate1及第一低通驱动引脚Lgate1通过所述双晶体管100及一电感L10连接于中央处理器(CentralProcessingUnit，CPU)900以为CPU900供电。所述PWM控制器20的第二高通驱动引脚Hgate2及第二低通驱动引脚Lgate2通过一双晶体管200及一电感L20连接于中央处理器(CentralProcessingUnit，CPU)900以为CPU900供电。其中，所述双晶体管200的封装结构与所述双晶体管100的封装结构相同。布线时，将所述电感L10的第一端靠近所述双晶体管100的第二侧边2，所述电感L10的另一端靠近所述CPU900并连接CPU900，所述电感L10及所述双晶体管100构成第一相供电电路123，其中所述双晶体管100的功能引脚G1连接PWM控制器20的第一高通驱动引脚Hgate1，所述双晶体管100功能引脚D1连接于一电压源Vin，所述双晶体管100的功能引脚S1/D2连接所述电感L10的第一端；所述双晶体管100的功能引脚G2连接PWM控制器20的第一低通驱动引脚Lgate1，所述双晶体管100的功能引脚S2接地。即所述PWM控制器20通过所述双晶体管100中功能引脚S1/D2及电感L10给本文档来自技高网...

【技术保护点】
一种双晶体管的封装结构，包括一本体及第一至第五功能引脚，所述第一至第三功能引脚构成所述双晶体管中第一晶体管的栅极、漏极及源极，所述第三至第五功能引脚构成所述双晶体管中第二晶体管的漏极、栅极及源极；所述第一及第二功能引脚设置于所述本体的第一侧边，所述第三及第四功能引脚设置于相对于所述本体第一侧边的第二侧边上，所述第五功能引脚设置于所述本体的底部。

【技术特征摘要】
1.一种双晶体管的封装结构，包括一本体及第一至第五功能引脚，所述第一至第三功能引脚构成所述双晶体管中第一晶体管的栅极、漏极及源极，所述第三至第五功能引脚构成所述双晶体管中第二晶体管的漏极、栅极及源极；所述第一及第二功能引脚设置于所述本体的第一侧边，所述第三及第四功能引脚设置于相对于所述本体第一侧边的第二侧边上，所述第五功能引脚设置于所述本体的底部。2.如权利要求1所述的双晶体管的封装结构，其特征在于：所述第二功能引脚的数量为四个，其中三个第二功能引脚设置于所述本体的第一侧边上，其余一个第二功能引脚设置于所述本体的底部。3.如权利要求2所述的双晶体管的封装结构，其特征在于：所述第三功能引脚的数量为三个，均设置于所述本体的第...

【专利技术属性】
技术研发人员：彭勃，苏聪贤，
申请(专利权)人：鸿富锦精密工业武汉有限公司，鸿海精密工业股份有限公司，
类型：发明
国别省市：湖北;42