晶体管测试电路及方法、半导体记忆装置以及半导体装置。本发明专利技术提供可对每个芯片高准确度地测定半导体装置中所含的晶体管的击穿电压的晶体管测试电路等。晶体管测试电路，其设置于半导体芯片，测定MOS晶体管的击穿电压，该晶体管测试电路包括：电压施加装置，对所述MOS晶体管的漏极、源极及栅极中的至少其中之一施加预定的测试电压；电流检测电路，当施加所述测试电压时，对从所述MOS晶体管流至负载电路的电流进行检测；电流镜电压输出电路，产生与检测出的所述电流对应的镜像电流并输出；以及比较器电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。
【技术实现步骤摘要】
【专利摘要】晶体管测试电路及方法、半导体记忆装置以及半导体装置。本专利技术提供可对每个芯片高准确度地测定半导体装置中所含的晶体管的击穿电压的晶体管测试电路等。晶体管测试电路，其设置于半导体芯片，测定MOS晶体管的击穿电压，该晶体管测试电路包括：电压施加装置，对所述MOS晶体管的漏极、源极及栅极中的至少其中之一施加预定的测试电压；电流检测电路，当施加所述测试电压时，对从所述MOS晶体管流至负载电路的电流进行检测；电流镜电压输出电路，产生与检测出的所述电流对应的镜像电流并输出；以及比较器电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。【专利说明】晶体管测试电路及方法、半导体记忆装置以及半导体装置
本专利技术涉及一种例如藉由评估金属氧化物半导体(Metal-Oxide-Semiconductor，M0S)晶体管(transistor)等晶体管的击穿(breakdown)电压而测试(test)该晶体管的晶体管测试电路及方法、具备所述晶体管测试电路的半导体记忆装置、以及具备所述晶体管测试电路的半导体装置。
技术介绍
例如与非(NAND)型快闪存储器(flash memory)或或非(NOR)型快闪存储器等快闪存储器需要用于编程(program)(数据(data)写入)或数据抹除的高电压(HighVoltage, HV)。例如在一例中，使用最大30V的高电压，将例如最大25V的高电压施加至记忆胞晶体管的栅极(gate)。图2是显示已知例的NAND型快闪存储器的行解码器(row decoder) 22的结构例的电路图。在图2中，行解码器22具备高电压输出电路，该高电压输出电路包含MOS晶体管Ql?Q6，对字线(word line)驱动器(driver)晶体管WDO?WD31的各栅极输出用于编程或数据抹除的高电压Vpp(例如30V)。另外，在图2中，HVND表示一般耗尽型(normallydeplet1n) N 通道(channel)MOS 晶体管，HVNdl 及 HVNds 表不偏置棚.极(offset gate)型N通道MOS晶体管，Vww表示例如25V的写入电压，而且，WP为写入控制电源电压，SELB为选择信号，WLEN为字线致能(enable)信号，并且后续说明书与附图中相同的符号代表相同的元件。现有技术文献专利文献专利文献1:日本特开平10-178073号公报专利文献2:日本特开2003-307549号公报专利文献3:美国专利申请案公开第2012/0074973号说明书然而，所述高电压的最大电压相较于高电压晶体管的击穿电压(V_BD)为低约2V至3V左右，并不具有充足的余量(margin)。因而，有可能会因工艺(process)变动造成编程或抹除的开始电压变高，或者击穿电压下降，从而导致良率下降，或者会因反复进行编程及抹除而反复击穿，导致晶体管特性发生劣化，从而引起编程及抹除的场失效(fieldfailure)。—般而言，高电压晶体管的性能是在形成于划线(scribe line)上的特性检查(check)用晶体管受到检查，但并不会对所有的批次(lot)及所有的晶圆(wafer)进行检查，已通过(pass)晶圆测试的半导体芯片所使用的高电压的最大值有可能超过击穿电压。即，晶圆测试是用于去除具有缺陷而不满足预定性能的半导体芯片的检查点(checkpoint)，但存在下述问题，即，半导体芯片所使用的高电压的最大值并非是基于各个半导体芯片内的晶体管的击穿电压而设定的。另外，在专利文献I及专利文献3，仅仅将检查区域(Test Element Group，测试元件群组)安装于半导体芯片上，虽可检查与各个半导体芯片对应的晶体管的性能，但必须连接于具备电流电压测定电路的外部装置，因而测定需要花费长时间。而且，无法测定该半导体芯片内的数千?数十万晶体管的性能。
技术实现思路
本专利技术的目的在于解决以上的问题，提供一种藉由对设置于半导体装置的晶体管进行测试的晶体管测试电路，可高准确度地测定并评估半导体装置所含的晶体管的击穿电压的晶体管测试电路及方法以及半导体记忆装置，以及提供一种可高准确度地测定并评估半导体装置所含的晶体管的击穿电压的半导体装置。本专利技术一实施形态的晶体管测试电路设置于半导体芯片，测定MOS晶体管的击穿电压，所述晶体管测试电路的特征在于包括:电压施加装置，对所述MOS晶体管的漏极(drain)、源极(source)及栅极(gate)中的至少其中之一施加预定的测试电压；电流检测电路，当施加所述测试电压时，对从所述MOS晶体管流至负载电路的检测电流进行检测；以及电流镜电压输出电路，产生与所述检测电流对应的镜像电流(mirror current)并输出。在所述晶体管测试电路中，还包括:比较电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。而且，在所述晶体管测试电路中，还包括:测试焊垫(test pad)，将所述镜像电流输出至外部电路。进而，在所述晶体管测试电路中，所述电流镜电压输出电路产生与所述检测电流以N:1 (N为I以上)对应的镜像电流并输出。进而，在所述晶体管测试电路中，还包括:开关(switch)电路，将包含所述MOS晶体管的源极、漏极、栅极、井分接头(well tap)及基板分接头的多个晶体管端子中的至少其中之一连接至负载电路。此处，所述开关电路对未连接于所述负载电路的多个晶体管端子中的至少其中之一施加预定的施加电压。而且，所述施加电压为预定值或接地电压。在所述晶体管测试电路中，所述负载电路为负载电阻、经二极管(d1de)连接的耗尽型MOS晶体管、被施加预定的栅极电压的增强型MOS晶体管或者耗尽型MOS晶体管。而且，在所述晶体管测试电路中，还包括:高电压保护电路，被插入至所述MOS晶体管与所述负载电路之间。此处，在所述晶体管测试电路中，所述高电压保护电路包括:具有高电压的耐压电压的耗尽型MOS晶体管；以及被施加预定的栅极电压的增强型MOS晶体管。进而，在所述晶体管测试电路中，还包括:电平偏移器(level shifter)，回应预定的测试信号而进行动作，以将预定的高电压作为所述测试电压而输出或不输出。本专利技术一实施形态的晶体管测试电路设置在半导体芯片的预定的测试对象电路的电流检测节点(node)与接地节点之间，测定所述测试对象电路的击穿电压，所述晶体管测试电路的特征在于包括:电压施加装置，对所述测试对象电路施加预定的测试电压；电流检测电路，当施加所述测试电压时，对从所述测试对象电路流至负载电路的检测电流进行检测；以及电流镜电压输出电路，产生与所述检测电流对应的镜像电流并输出。在所述晶体管测试电路中，还包括:比较电路，将所述镜像电流与预定的基准电流进行比较并输出比较结果信号。而且，在所述晶体管测试电路中，还包括:测试焊垫，将所述镜像电流输出至外部电路。进而，在所述晶体管测试电路中，还包括:开关电路，选择性地切换是否将所述电流检测节点连接至所述负载电路。进而，在所述晶体管测试电路中，所述测试对象电路为行解码器。此处，所述电流检测节点连接于所述行解码器的接地侧电源线、所述行解码器的基板分接头或井分接头中的至少其中之一。进而，在所述晶体管测试电路中，所述测试对象电路为字线驱动器(w本文档来自技高网...
【技术保护点】
一种晶体管测试电路，其设置于半导体芯片，测定金属氧化物半导体晶体管的击穿电压，所述晶体管测试电路的特征在于包括：电压施加装置，对所述金属氧化物半导体晶体管的漏极、源极及栅极中的至少其中之一施加预定的测试电压；电流检测电路，当施加所述测试电压时，对从所述金属氧化物半导体晶体管流至负载电路的检测电流进行检测；以及电流镜电压输出电路，产生与所述检测电流对应的镜像电流并输出。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：小川晓，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71
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