辅助自保护晶体管电路、系统和方法技术方案

除了别的以外，本申请涉及辅助自保护晶体管电路、系统和方法，被配置为保护互补金属氧化物半导体(CMOS)晶体管。所述辅助自保护晶体管电路可包括ESD器件，所述ESD器件包括栅极端子、漏极端子和源极端子。所述ESD器件被配置为耦合到互补金属氧化物半导体(CMOS)晶体管的隔离区，并且可提供所述CMOS晶体管的隔离区与所述ESD器件的源极端子之间的放电路径。所述CMOS晶体管的隔离区可包括阻挡结，诸如n掺杂隔离阱(niso)、p型阱(pwell)或一个或多个其他阻挡结。

【技术实现步骤摘要】
要求优先权本申请要求KennethP.Snowdon等人的提交于2014年8月29日的名称为“AUXILIARYSELFPROTECTINGTRANSISTORESDSTRUCTURE”(辅助自保护晶体管ESD结构)的美国临时专利申请序列号62/044,056的优先权权益，所述专利申请全文以引用方式并入本文。
本申请整体涉及静电放电(ESD)或浪涌保护，并且更具体地讲，涉及辅助自保护晶体管电路、系统和方法。
技术介绍
静电放电(ESD)是电荷在物体之间的突发流动。在某些例子中，ESD电流可大到足以损坏电子器件。为了保护电子器件免受ESD事件影响，已设计了各种ESD保护电路以将ESD电流分流到地面。
技术实现思路
除了别的以外，本申请文档还讨论了被配置为保护互补金属氧化物半导体(CMOS)晶体管的辅助自保护晶体管电路、系统和方法。辅助自保护晶体管电路可包括ESD器件，所述ESD器件包括栅极端子、漏极端子和源极端子。ESD器件被配置为耦合到互补金属氧化物半导体(CMOS)晶体管的隔离区，并且可提供CMOS晶体管的隔离区与ESD器件的源极端子之间的ESD或浪涌放电路径。CMOS晶体管的隔离区可包括阻挡结，诸如n掺杂隔离阱(niso)、p型阱(pwell)或一个或多个其他阻挡结。在一个例子中，ESD器件可包括n型金属氧化物半导体(NMOS)晶体管，其中NMOS晶体管的漏极端子被配置为从CMOS晶体管的隔离区接收ESD或浪涌事件并且通过NMOS晶体管的源极端子将ESD或浪涌事件释放到地面。CMOS晶体管包括栅极端子、漏极端子和源极端子。在一个例子中，ESD器件的漏极端子不耦合到CMOS晶体管的栅极端子、漏极端子或源极端子。本申请还提供了一种辅助自保护晶体管静电放电(ESD)系统，包括：ESD器件，所述ESD器件包括栅极端子、漏极端子和源极端子；以及互补金属氧化物半导体(CMOS)晶体管，所述互补金属氧化物半导体(CMOS)晶体管包括栅极端子、漏极端子、源极端子和隔离区，其中所述ESD器件的漏极端子耦合到所述CMOS晶体管的隔离区，其中所述ESD器件被配置为提供所述CMOS晶体管的隔离区与所述ESD器件的源极端子之间的放电路径以保护所述CMOS晶体管。此外，本申请提供了一种提供对晶体管的辅助保护的方法，包括：将互补金属氧化物半导体(CMOS)晶体管的隔离区耦合到静电放电(ESD)器件的漏极端子；以及提供所述CMOS晶体管的隔离区与所述ESD器件的源极端子之间的放电路径以保护所述CMOS晶体管免受浪涌事件的影响。本
技术实现思路
旨在提供对本专利申请主题的概述。并非旨在提供本专利技术的排他性或穷举性说明。详细描述包括在内以提供关于本专利申请的更多信息。附图说明在未必按比例绘制的附图中，类似的数字在不同的视图中可表示类似的部件。具有不同字母后缀的类似数字可以表示类似部件的不同示例。附图通过示例而非限制的方式概括地示例了本申请文档中讨论的各个实施例。图1-图2总体示出了示例性辅助自保护晶体管静电放电结构(AES)。图3总体示出了示例性ESD事件操作。具体实施方式除了别的以外，本专利技术人还认识到辅助自保护晶体管静电放电结构(AES)和相关方法。在一个例子中，电路可耦合到互补金属氧化物半导体(CMOS)晶体管以更好地允许晶体管承受静电放电(ESD)事件。在某些例子中，本文所公开的主题在耦合到晶体管时可提供与大得多的晶体管类似的晶体管自保护特性，而无需加载或减小晶体管或耦合到晶体管的电路的带宽。所公开的AES电路可除了别的以外，还附接到开关传输晶体管、输出放大器开关晶体管或一个或多个其他电路或晶体管。虽然本文所公开的电路、系统和方法是针对ESD事件描述的，但它们同样适用于其他浪涌事件。图1总体示出了示例性辅助自保护晶体管静电放电(ESD)系统100，包括辅助自保护晶体管ESD结构(AES)101，其被配置为通过具有栅极端子2、漏极端子3、源极端子4和本体端子5的ESD器件1诸如n型金属氧化物半导体(NMOS)晶体管，提供从互补金属氧化物半导体(CMOS)晶体管的隔离区到地面的放电路径。在一个例子中，NMOS晶体管1可包括隔离NMOS晶体管。在一个例子中，AES101可包括触发电路，所述触发电路被配置为提供对栅极端子2的刺激，以启动ESD器件1的漏极端子3与源极端子4之间的传导。触发电路可包括基于电压的触发器、瞬态RC触发器或一个或多个其他触发电路。在图1的例子中，触发电路包括耦合在电压轨8与ESD器件1的栅极端子2之间的电容器6，以及耦合在ESD器件1的栅极端子2与地面9之间的电阻器7。在一个例子中，ESD器件1的本体端子5可耦合到源极端子4，并且源极端子4可耦合到地面9。在一个例子中，电容器6可包括三端子电容器，所述三端子电容器具有耦合到电压轨8的第一端子、耦合到ESD器件1的栅极端子2的第二端子以及耦合到地面9的第三端子。电阻器7可包括三端子电阻器(例如，用作电阻器的三端子半导体晶体管)，所述三端子电阻器具有耦合到ESD器件1的栅极端子2的第一端子，以及耦合到地面9的第二端子和第三端子。在某些例子中，AES101的ESD器件1的漏极端子3可耦合到CMOS晶体管的隔离区。图1的AES101耦合到开关传输晶体管102，所述开关传输晶体管102包括第一CMOS晶体管11、第二CMOS晶体管21和第三CMOS晶体管31，每一者具有各自的栅极端子12、22、32，漏极端子13、23、33，源极端子14、24、34，以及本体端子15、25、35。开关传输晶体管102可包括被配置为在第一外部触点40与第二外部触点41之间传输信号的第一低阻抗状态，以及被配置为隔离第一外部触点40和第二外部触点41的第二高阻抗状态。第一外部触点40可耦合到第一CMOS晶体管11的源极端子14和第三CMOS晶体管31的漏极端子33。第二外部触点41可耦合到第一CMOS晶体管11的漏极端子13和第二CMOS晶体管21的漏极端子23。在图1的例子中，第一CMOS晶体管11的栅极端子12、第二CMOS晶体管21的栅极端子22和第三CMOS晶体管31的栅极端子32耦合到第一启用信号42。第一CMOS晶体管11的本体端子15、第二CMOS晶体管21的本体端子25和第三CMOS晶体管31的本体端子35，以及第二CMOS晶体管21的源极端子24和第三CMOS晶体管31的源极端子34本文档来自技高网...

【技术保护点】
一种辅助自保护晶体管电路，包括：静电放电(ESD)器件，所述静电放电(ESD)器件包括栅极端子、漏极端子和源极端子，其中所述ESD器件的漏极端子被配置为耦合到互补金属氧化物半导体(CMOS)晶体管的隔离区，其中所述ESD器件被配置为提供所述CMOS晶体管的隔离区与所述ESD器件的源极端子之间的放电路径以保护所述CMOS晶体管。

【技术特征摘要】
2014.08.29 US 62/044,0561.一种辅助自保护晶体管电路，包括：
静电放电(ESD)器件，所述静电放电(ESD)器件包括栅极端子、漏极端子和
源极端子，其中所述ESD器件的漏极端子被配置为耦合到互补金属氧化物半导
体(CMOS)晶体管的隔离区，
其中所述ESD器件被配置为提供所述CMOS晶体管的隔离区与所述ESD
器件的源极端子之间的放电路径以保护所述CMOS晶体管。
2.根据权利要求1所述的电路，包括触发电路，所述触发电路被配置为提
供对所述ESD器件的栅极端子的刺激，以启动所述ESD器件的漏极端子与源
极端子之间的传导，
其中所述触发电路包括耦合在电压轨与所述ESD器件的栅极端子之间的
电容器，以及耦合在所述ESD器件的栅极端子与地面之间的电阻器。
3.根据权利要求1所述的电路，其中所述ESD器件包括n型金属氧化物半
导体(NMOS)晶体管，
其中所述NMOS晶体管的漏极端子被配置为从所述CMOS晶体管的隔离
区接收浪涌事件并且通过所述NMOS晶体管的源极端子将所述浪涌事件释放
到地面，
其中所述CMOS晶体管包括栅极端子、漏极端子和源极端子，并且
其中所述ESD器件的漏极端子不耦合到所述CMOS晶体管的栅极端子、
漏极端子或源极端子。
4.根据权利要求1所述的电路，其中所述CMOS晶体管的隔离区包括阻挡
结，所述阻挡结包括n掺杂隔离阱(niso)或p型阱(pwell)中的至少一者。
5.一种辅助自保护晶体管静电放电(ESD)系统，包括：
ESD器件，所述ESD器件包括栅极端子、漏极端子和源极端子；以及
互补金属氧化物半导体(CMOS)晶体管，所述互补金属氧化物半导体
(CMOS)晶体管包括栅极端子、漏极端子、源极端子和隔离区，
其中所述ESD器件的漏极端子耦合到所述CMOS晶体管的隔离区，
其中所述ESD器件被配置为提供所述CMOS晶体管的隔离区与所述ESD
器件的源极端子之间的放电路径以保护所述CMOS晶体管。
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【专利技术属性】
技术研发人员：科奈斯·P·斯诺登，T·康，A·杨，
申请(专利权)人：快捷半导体苏州有限公司，快捷半导体公司，
类型：发明
国别省市：江苏;32