半导体器件制造技术

半导体器件(1)包括衬底(10)、栅极绝缘膜(20)以及栅电极(30)。衬底(10)是由化合物半导体制成并且具有多个第一凹部(17)，所述多个第一凹部中的每一个在其一个主表面(10A)处开口并且具有第一侧壁表面(17A)。栅极绝缘膜(20)被设置为接触第一侧壁表面(17A)的顶部。栅电极(30)被设置为接触栅极绝缘膜(20)的顶部。衬底(10)包括：第一导电类型的源极区(15)，当在沿着厚度方向的横截面中看时，该源极区(15)被设置为将第一凹部(17)夹在中间并且彼此面对；和第二导电类型的体区(14)，该体区(14)具被设置为将第一凹部(17)夹在中间的情况并且彼此面对。在介于被第一凹部(17)和与第一凹部(17)相邻的另一第一凹部(17)夹在中间的区域中，彼此面对的源极区(15)的部分被彼此连接。因此，能够提供允许单元的尺寸减小的半导体器件(1)。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体器件，更加具体地，涉及一种允许减小尺寸的半导体器件。
技术介绍
近年来，为了实现半导体器件中的高击穿电压、低损耗等等，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是带隙大于在传统上已经被广泛地用作用于半导体器件的材料的硅的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、减小的导通电阻等等。 采用碳化硅作为其材料的示例性半导体器件是MOSFET(金属氧化物半导体场效应晶体管)等等。MOSFET是根据预定的阈值电压控制沟道区域中的反型层的存在/不存在，以便传导和中断电流的半导体器件。例如，日本专利特开No.2005-328013(专利文献1)描述其中沿着沟槽壁表面形成沟道区域的沟槽栅极型MOSFET。 引用列表 专利文献 PTL 1：日本专利特开No.2005-328013
技术实现思路
技术问题 在日本专利特开No.2005-328013中描述的MOSFET中，提供与被栅极沟槽包围的单元中的每一个欧姆接触的欧姆电极。在此MOSFET中，需要在各个单元上确保其中要形成欧姆电极的区域。这使其难以达到单元的减小尺寸。 鉴于前述问题，已经提出本专利技术，并且其目的是为了提供允许减>小单元尺寸的半导体器件。 问题的解决方案 根据本专利技术的半导体器件包括衬底、栅极绝缘膜以及栅电极。衬底是由化合物半导体制成并且具有多个第一凹部，多个第一凹部中的每一个在其一个主表面处开口并且具有第一侧壁表面。栅极绝缘膜被设置在第一侧壁表面上并且与第一侧壁表面接触。栅电极被设置在栅极绝缘膜上并且与栅极绝缘膜接触。衬底包括：源极区，该源极区具有第一导电类型，并且当在沿着厚度方向的横截面中看时，被设置为暴露在第一侧壁表面处并且在第一凹部介于之间的情况下面对本身；和体区，该体区具有第二导电类型，并且当从源极区看时，被设置为在与该一个主表面相反的一侧与源极区接触，以便暴露在第一侧壁表面处并且在第一凹部介于之间的情况下面对本身。当在平面图中看时，在介于第一凹部和与第一凹部相邻的另一凹部之间的区域中，在第一凹部介于之间的情况下彼此面对的源极区的部分被相互连接。 根据本专利技术的半导体器件，当在平面图中看时，在介于第一凹部和与第一凹部相邻的另一第一凹部之间的区域中，在第一凹部介于之间的情况下彼此面对的源极区的部分被相互连接。因此，通过提供与在第一凹部介于之间的情况下彼此面对的源极区的部分中的一个接触的欧姆电极，在没有提供用于其另一部分的欧姆电极的情况下，电流能够在源极区的所有部分中流动。结果，被提供有欧姆电极的单元的数目能够减小，从而实现单元的尺寸减小。 优选地，在上述半导体器件中，衬底被进一步提供有具有第二侧壁表面的第二凹部。源极区暴露在第二侧壁表面处。半导体器件进一步包括欧姆电极，该欧姆电极被形成在第二侧壁表面上并且与源极区欧姆接触。 根据上述半导体器件，欧姆电极被提供为与第二凹部的第二侧壁表面接触。因此，被提供有欧姆电极的单元和其中形成沟道的单元被独立地提供，从而进一步实现单元的尺寸减小。 优选地，上述半导体器件进一步包括高浓度第二导电类型区，其与欧姆电极和体区接触。因此，与高浓度第二导电类型区接触的体区的电势能够被固定到所期待的值。 优选地，在上述半导体器件中，高浓度第二导电类型区具有底表面，该底表面被设置在相对于第一凹部的第一底壁表面更加远离该一个主表面的位置处。因此，耗尽层从在高浓度第二导电类型区和第一导电类型的漂移区之间的pn结延伸，从而缓和第一凹部的第一底壁表面上的电场集中。 优选地在上述半导体器件中，当在平面图中看时，在介于第一凹部和与第一凹部相邻的另一第一凹部之间的区域中，在第一凹部介于之间的情况下彼此面对的体区的部分被相互连接。因此，能够缓和在形成第一凹部的第一侧壁表面的两个相邻的第一侧壁表面之间的边界中的电场集中。 优选地，在上述半导体器件中，衬底进一步被提供有第三凹部，该第三凹部在一个主表面处开口并且具有第三侧壁表面。衬底进一步包括电场缓和区，其具有第二导电类型并且被设置为与第三凹部的第三侧壁表面和体区接触。从而通过提供在电场缓和方面专门化的单元，能够更加稳固地抑制电场集中。 优选地，在上述半导体器件中，电场缓和区具有相对于第一凹部的第一底壁表面被设置在更加远离该一个主表面的位置处的底表面。因此，耗尽层从第二导电类型的电场缓和区和第一导电类型的漂移区之间的pn结延伸，从而缓和在第一凹部的第一底壁表面上的磁场集中。本专利技术的有益效果 从上面的描述中显然的是，根据本专利技术中的半导体器件，能够实现单元的减小尺寸。 附图说明 图1是示出根据第一实施例的半导体器件的结构的示意性的横截面图。 图2是示意性地示出根据第一实施例的半导体器件的衬底的结构的透视图。 图3(A)是示意性地示出第一实施例的半导体器件的衬底的源极区的结构的平面图。图3(B)是示意性地示出单元的结构的平面图。 图4是示意性地示出用于制造第一实施例中的半导体器件的方法的流程图。 图5是用于图示用于制造第一实施例中的半导体器件的方法的第一步骤的示意性的横截面图。 图6是用于图示用于制造第一实施例中的半导体器件的方法的第二步骤的示意性的横截面图。 图7是用于图示用于制造第一实施例中的半导体器件的方法的第三步骤的示意性的横截面图。 图8是用于图示用于制造第一实施例中的半导体器件的方法的第四步骤的示意性的横截面图。 图9是用于图示用于制造第一实施例中的半导体器件的方法的第五步骤的示意性的横截面图(沿着IX-IX的图2的区域的横截面图)。 图10是用于图示用于制造第一实施例中的半导体器件的方法的第六步骤的示意性的横截面图。 图11是用于图示用于制造第一实施例中的半导体器件的方法的第七步骤的示意性的横截面图。 图12是用于图示用于制造第一实施例中的半本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，所述衬底是由化合物半导体制成并且具有多个第一凹部，所述多个第一凹部中的每一个在其一个主表面处开口并且具有第一侧壁表面；栅极绝缘膜，所述栅极绝缘膜被设置在所述第一侧壁表面上并且与所述第一侧壁表面接触；以及栅电极，所述栅电极被设置在所述栅极绝缘膜上并且与所述栅极绝缘膜接触；所述衬底包括：源极区，当所述源极区具有第一导电类型，并且当在沿着厚度方向的横截面中看时，被设置为暴露在所述第一侧壁表面处并且在第一凹部介于之间的情况下面对本身；和体区，所述体区具有第二导电类型，并且当从所述源极区看时，被设置为在与所述一个主表面相反的一侧与所述源极区接触，以便暴露在所述第一侧壁表面处并且在所述第一凹部介于之间的情况下面对本身，当在平面图中看时，在介于所述第一凹部和与所述第一凹部相邻的另一第一凹部之间的区域中，在所述第一凹部介于之间的情况下彼此面对的所述源极区的各部分被相互连接。

【技术特征摘要】
【国外来华专利技术】2012.05.18 JP 2012-1141261.一种半导体器件，包括：
衬底，所述衬底是由化合物半导体制成并且具有多个第一凹部，
所述多个第一凹部中的每一个在其一个主表面处开口并且具有第一侧
壁表面；
栅极绝缘膜，所述栅极绝缘膜被设置在所述第一侧壁表面上并且
与所述第一侧壁表面接触；以及
栅电极，所述栅电极被设置在所述栅极绝缘膜上并且与所述栅极
绝缘膜接触；
所述衬底包括：
源极区，当所述源极区具有第一导电类型，并且当在沿着厚
度方向的横截面中看时，被设置为暴露在所述第一侧壁表面处并且在
第一凹部介于之间的情况下面对本身；和
体区，所述体区具有第二导电类型，并且当从所述源极区看
时，被设置为在与所述一个主表面相反的一侧与所述源极区接触，以
便暴露在所述第一侧壁表面处并且在所述第一凹部介于之间的情况下
面对本身，
当在平面图中看时，在介于所述第一凹部和与所述第一凹部相邻
的另一第一凹部之间的区域中，在所述第一凹部介于之间的情况下彼
此面对的所述源极区的各部分被相互连接。
2.根据权利要求1所述的半导体器件，其中
所述衬底进一步被提供有具有第二侧壁表面的第二凹部，并且
所述源极区暴露在所述第二侧壁...

【专利技术属性】
技术研发人员：增田健良，和田圭司，日吉透，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP