调整纳米线结构的方法技术

本文涉及调整纳米线结构的方法，所揭示的一种描述性方法包括形成具有初始截面尺寸的初始纳米线结构、进行掺杂扩散程序以在初始纳米线结构中形成N型掺杂区以及进行蚀刻程序以移除至少一部分掺杂区并且藉以界定具有最终截面尺寸的最终纳米线结构，其中最终截面尺寸小于初始截面尺寸。

【技术实现步骤摘要】

基本上，本揭示是关于制造精密集成电路产品，并且更具体地关于调整用在各种半导体装置中的纳米线结构的各种方法。
技术介绍
诸如CPU、储存装置、ASIC等(特殊应用集成电路)之类先进集成电路的制造，需要根据指定的电路布局在给定芯片面积中形成大量电路组件，其中所谓的金属氧化物场效应晶体管(M0SFET或FET)代表实质决定集成电路效能的一种重要电路组件。FET是一种平面型装置，其一般包括源极区、漏极区、位于源极区与漏极区之间的通道区、以及位于通道区之上的栅极电极。流经FET的电流通过控制施加至栅极电极的电压而予以控制。以NMOS装置为例，若无电压施加于栅极电极，则无电流通过NMOS装置(忽略不想要而相对较小的漏电流)。然而，当适当的正电压施加于栅极电极时，NMOS装置的通道区开始导通，并且允许电流通过导通的通道区在源极区与漏极区之间流动。为了改良FET的操作速度、并且增加FET在集成电路装置上的密度，几年来，装置设计师已大幅缩减FET的实体尺寸。更具体的是，FET的通道长度已显著缩减，从而改良FET的切换速度。然而，FET通道长度的缩减也减少了源极区与漏极区之间的距离。在某些情况下，源极与漏极之间间距的缩减造成难以有效让源极区与通道的电位免受漏极电位的负面影响的情况。这有时被称为所谓的短通道效应，其中FET作为主动式切换器的特性亦因此衰退。对比于平面型结构的FET，另有如描述性鳍式场效应晶体管(FinFET)装置之类所谓的3D装置，其为三维结构。更具体地说，在FinFET中，形成有普遍垂直而置的鲒状主动区，而栅极电极包围鳍状主动区的两侧和上表面以形成三栅结构，从而使用具有三维结构的通道而非平面型结构。在某些情况下，绝缘覆盖层(例如硅氮化物)置于鳍部上方，并且FinFET装置仅具有双栅结构。不同于平面型FET，在FinFET装置中，通道垂直于半导体基板的表面而形成，从而缩减半导体装置的实体尺寸。还有，在FinFET中，装置漏极区的接面电容得以大幅缩减，其易于降低至少一些的短通道效应。当施加适当的电压于FinFET装置的栅极电极时，鳍部的表面(以及表面附近的内部)，亦即具有逆向载子(inversion carrier)之鳍部实质上垂直取向的侧壁和顶部上表面，可促成电流导通。在FinFET装置中，「通道宽度」大约为垂直鳍部高度的两倍(2X)再加上鳍部上表面的宽度(亦即鳍部宽度)。如同平面型晶体管装置，可使用相同的实际组件尺寸(footprint)形成多个鳍部。因此，对于给定的划分空间(plot space)(或实际组件尺寸)，FinFET易于产生比平面型晶体管装置显著更强的驱动电流。另外，装置转为「关闭(OFF)」之后拜FinFET装置上「鳍部」通道优越的栅极静电控制所赐，FinFET装置的漏电流相较于平面型FET的漏电流显著降低。简言之，FinFET装置的3D结构相较于平面型FET，属于优越的MOSFET结构，尤甚是在20纳米(nm)及其后的CMOS技术世代。FinFET装置上的进一步改良含括使用介电隔离材料使「鳍部」通道与彼此并且与基板完全隔离。隔离材料趋向于降低相邻FinFET装置之间的漏电，以及降低源极与漏极之间行经常见FinFET装置「主体」中基板的漏电流。3D半导体装置的另一种形式是将所谓的纳米线结构利用于装置的通道区。有许多已知技术可用于形成此等纳米线结构。图1A至IC为描述性3D装置10就制造观点的各个视图，其中所形成的是基本纳米线结构14。图1A是装置10的平面图，而图1B至IC是装置10就图1A所标示处而取的剖面图。如图1A至IC所示，3D装置10包括形成于半导体基板12之上的三个描述性纳米线结构14。纳米线结构14的端部固定于基板的部分16 (如图1C中虚线所示)。在某些情况下，可在形成沟槽隔离区之前围绕装置10而形成纳米线结构14。如图1C所示，在一个具体实施例中，纳米线结构14可具有普遍为圆形截面的配置。一般而言，由于半导体装置缩减为愈来愈小的特征尺寸，用于制作装置之制造技术能够可靠并且重复产生尺寸与配置均匀的特征亦变得更加重要。对于利用纳米线结构作为装置通道区的先进半导体装置而言也是如此。对于先前类型的晶体管装置，其在产生非常小的纳米线结构上有不断的需求。本揭示是关于可解决或降低以上所指出的一或多个问题而用于在各种半导体装置中调整纳米线结构的各种方法。
技术实现思路
下文呈现简化的
技术实现思路
用以对本专利技术的某些态样提供基本理解。本
技术实现思路
不是本专利技术的彻底概述。其意图不在于辨别本专利技术的重要或关键要素或描述本专利技术的范畴。其唯一目的在于以简化形式呈现某些概念作为下文更详细说明的前言。基本上，本揭示是关于调整各种半导体装置中所使用的纳米线结构的各种方法。本文所揭示的一种描述性方法包括形成具有初始截面尺寸的初始纳米线结构、进行掺杂扩散程序以在初始纳米线结构中形成N型掺杂区、以及进行蚀刻程序以移除掺杂区的至少一部分并且藉以界定具有最终截面尺寸的最终纳米线结构，其中最终截面尺寸小于初始截面尺寸。本文所揭示的另一种描述性方法包括形成具有初始截面尺寸的初始纳米线结构、进行掺杂扩散程序以在初始纳米线结构中形成N型掺杂区，其中掺杂扩散程序是在范围落在大约600至1100°C的温度内进行，并且其中掺杂区具有范围落在大约IO19至IO21原子/cm3的N型掺质材料的掺质浓度、以及进行蚀刻程序以移除掺杂区的至少一部分并且藉以界定具有最终截面尺寸的最终纳米线结构，其中最终截面尺寸小于初始截面尺寸。【附图说明】本揭露可参照底下说明配合附图予以理解，其中相同的附图标记视为相称的组件，以及其中:图1A至IC说明利用纳米线结构的描述性先前技术3D装置；以及图2A至2F说明本文所揭示用于调整各种半导体装置中所使用的纳米线结构的各种新颖方法。尽管本文所揭露的技术主题易可容许各种改进和替代形式，其特定具体实施例仍通过图式中的实施例予以表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明用意不在于限制本专利技术所揭露的特殊形式，相反地，用意在于含括落于如权利要求书所界定本专利技术精神与范畴内的所有改进、均等、以及替代。【具体实施方式】底下说明的是本专利技术的各种描述性具体实施例。为了厘清，未在本说明书中说明实际实现的所有特征。应当了解的是，在任何此实际具体实施例的研制中，必须施作许多具体实现的决策以达成研制者的特定目的，如符合系统相关与商业相关限制条件，其视不同的实现而改变。再者，将了解的是，此研制计划可能复杂且耗时，不过却属本技术上具有通常知识者所从事具有本揭露效益的例行事务。现在将参照【附图说明】本专利技术主题。图式中所概示的各种结构、系统及装置其目的仅在于说明而使得本揭露不会与所属领域的技术人员所熟知的细节混淆。虽然如此，仍含括附图以说明并且解释本揭露的描述性实施例。本文的用字及词组应该被理解并且解读为与所属相关领域的技术人员所理解的用字及词组具有兼容的意义。对于未特殊定义(亦即，有别于所属
的技术人员所理解的普通及惯用意义的定义)之术语或词组，其用意是在于暗指通过本文对于术语或词组的一致性用法。而对于用意在于具有特殊意义(亦即，不同于所属
的技术人员所理解的术语或词组)的术本文档来自技高网...

【技术保护点】
一种形成装置的方去，包括：形成具有初始截面尺寸的初始纳米线结构；进行掺杂扩散程序，以在该初始纳米线结构中形成N型掺杂区；以及进行蚀刻程序，以移除该掺杂区的至少一部分，并且藉以界定具有最终截面尺寸的最终纳米线结构，其中，该最终截面尺寸小于该初始截面尺寸。

【技术特征摘要】
2013.02.12 US 13/764,8391.一种形成装置的方去，包括: 形成具有初始截面尺寸的初始纳米线结构； 进行掺杂扩散程序，以在该初始纳米线结构中形成N型掺杂区；以及进行蚀刻程序，以移除该掺杂区的至少一部分，并且藉以界定具有最终截面尺寸的最终纳米线结构，其中，该最终截面尺寸小于该初始截面尺寸。2.如权利要求1所述的方法，还包括于该最终纳米线结构的至少一部分周围形成栅极结构。3.如权利要求2所述的方法，其中，该栅极结构包括由高k绝缘材料构成的栅极绝缘层以及由至少一层金属构成的栅极电极。4.如权利要求2所述的方法，其中，该栅极结构包括由氧化物构成的栅极绝缘层以及由多晶硅构成的栅极电极。5.如权利要求1所述的方法，其中，进行该掺杂扩散程序包括进行电浆掺杂程序或气相掺杂程序的其中一者。6.如权利 要求1所述的方法，其中，该掺杂扩散程序于范围落在大约600至1100°C内的温度进行。7.如权利要求1所述的方法，其中，该掺杂区具有范围落在大约IO19至IO21原子/cm3内的N型掺质材料的掺质浓度。8.如权利要求1所述的方法，还包括于进行该掺杂程序之后，进行掺质驱入热处理程序。9.如权利要求1所述的方法，其中，进行该蚀刻程序包括进行氯基蚀刻程序。10.如权利要求1所述的方法，其中，该最终截面尺寸小于该初始截面尺寸大约20%至80%。11.如权利要求1所述的方法，其中，进行该蚀刻程序实质上移除所有的该掺杂区。12.如权利要求1所述的方法，其中，该初始纳米线结构具有实质上为圆形的截面配置。13.如权利要求1所述的方法，其中，该初始纳米线结构及该最终纳米线结构具有实质上相同的截面配置。14.一种形成装置的方法，包括: 形成具有初始截面尺寸的初始纳米线结构； 进行掺杂扩散程序，以在该初始纳米线结构中形成N型掺杂区，其中，该掺杂扩散程序于范围落在大约600至1100°C内的温度进行，以及其中，该掺杂区具有范围落在大约IO19至IO21原子/cm3内的N型掺质材料的掺质浓度；以及 进行蚀刻程序，以移除该掺...

【专利技术属性】
技术研发人员：N·V·里考斯，J·A·瓦尔，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY