一种纳米线结构、围栅纳米线器件及其制造方法技术

本发明专利技术提供一种围栅纳米线器件的制造方法，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；形成金属前电介质层并进行平坦化处理；去除假栅极，以形成开口；对开口沟道区的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。该方法能够使得沟道区域的纳米线和源漏区的纳米线实现有效隔离，在降低沟道区纳米线尺寸的同时，能够有效降低源漏区的接触电阻，从而不仅能够径向提高器件的栅控能力，还能提高器件的输出电流特性。更值得指出地是，目前的制备方法简单易行，和现有的MOSFET器件制造工艺相兼容，便于实现大规模生产。

【技术实现步骤摘要】

本专利技术涉及半导体器件及制造领域，特别涉及一种半导体纳米线结构、围栅纳米线器件及其制造方法。
技术介绍
随着集成电路的集成度不断提高，器件的尺寸不断减小，在进入22nm技术节点以来，传统的金属氧化物半导体场效应晶体管(MOSFET)器件很难继续减小关键尺寸，短沟道效应变得愈发显著，短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题，成为影响器件性能的主导因素。为了克服短沟道效应，具有多个栅极的新型立体结构器件一直是研究的热点，即通过增加栅的数量来提高栅控能力，使得器件具有更强的驱动电流，从而能够有效抑制短沟道效应。纳米线围栅器件是一种多栅器件，它的典型特征在于栅极将纳米线的沟道区完全包围，因此具有很好的栅控能力，能有效的抑制纳米尺寸下的短沟道效应，是面向10nm及以下节点硅基器件最具潜力的解决方案。然而，小尺寸的纳米线在制造中存在很多挑战，尤其是纳米线制备和栅极刻蚀两方面，而如何形成小尺寸的纳米线围栅并能降低制造难度，与现有工艺有良好的兼容性，是实现纳米线围栅器件能够量产化的关键问题。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种纳米线结构、围栅纳米线器件及其制造方法，得到更小尺寸的纳米线器件。为实现上述目的，本专利技术有如下技术方案：一种围栅纳米线器件的制造方法，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；进行金属前电介质层沉积及并进行平坦化；去除假栅极，以形成开口；对开口中的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。可选的，在衬底上形成纳米线，纳米线的两端由衬垫支撑的具体步骤包括：在衬底上依次交替堆叠第一半导体层和第二半导体层；进行刻蚀，形成第一半导体层和第二半导体层的纳米线堆叠层，纳米线堆叠层的两侧为沟槽，纳米线堆叠层的两端为衬垫；去除堆叠层中的第一半导体层，堆叠层中的第二半导体层为纳米线。可选的，对开口中的纳米线进行微缩处理的步骤包括：对开口区域中的纳米线进行热氧化；去除氧化层。对开口中的纳米线进行微缩处理的步骤包括：在氢气气氛中进行热退火。可选的，对开口中的纳米线进行微缩处理的步骤包括：在氢气气氛中进行热退火；对开口区域中的纳米线进行热氧化；去除氧化层。可选的，对开口中的纳米线进行微缩处理的步骤包括：对开口区域中的纳米线进行热氧化；去除氧化层；在氢气气氛中进行热退火。可选的，形成纳米线之后，还包括：在开口中形成包围纳米线的栅极。此外，本专利技术还提供一种纳米线结构，包括：衬底；衬底上的纳米线，纳米线的两端由衬垫支撑；纳米线的中部区域为沟道区域，沟道区域的两侧为源漏区域，其中，沟道区域的纳米线较源漏区域的纳米线的尺寸沿径向缩小。可选的，所述纳米线为间隔的多层堆叠结构。此外，本专利技术还提供一种围栅器件，包括：衬底；衬底上的纳米线，纳米线的两端由衬垫支撑；包围纳米线的栅极；栅极两端的纳米线中的源漏区；其中，栅极的纳米线较源漏区的纳米线的尺寸沿径向缩小。可选的，所述纳米线为间隔的多层结构。本专利技术实施例提供的纳米线结构、围栅纳米线器件及其制造方法，在纳米线上形成假栅极和源漏区之后，覆盖源漏区进行电介质材料填充，然后进行电介质平坦化，停止在假栅电极上，接着去除假栅电极，并对开口区域中的纳米线进行微缩处理。这样，使得栅极区域的纳米线沿径向缩小，得到更小尺寸的纳米线，从而能够提高器件的栅控能力。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了根据本专利技术实施例围栅器件的制造方法流程图；图2-7示出了根据本专利技术实施例的制造方法形成器件的各个过程中的围栅器件的剖面结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本专利技术提出了一种围栅纳米线器件的制造方法，参考图1所示，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；金属前电介质层填充及其平坦化处理；去除假栅极，以形成开口；对开口中的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。在本专利技术中，形成纳米线之后，在纳米线上形成假栅极和源漏区，而后进行金属前电介质层填充及其平坦化处理，然后去除假栅电极，接下来对沟道区域的纳米线进行微缩处理，这样，使得栅极区域的纳米线沿径向缩小，得到更小尺寸的纳米线，从而能够提高器件的栅控能力。另一方面，由于源漏区的纳米线被金属前电介质层覆盖，在对沟道区纳米线进行微缩化处理时，将不会影响到源漏区的纳米线结构，使得源漏接触电阻不至于因为微缩处理而增加，这将有助于增强驱动电流。可见，这样分别处理使得源漏区和栅极沟道区的纳米线实现有效隔离，而无须担心有额外的风险。本专利技术提供的围栅纳米线器件的制造工艺，工艺简单易行，同时，所有的工艺步骤都和现有的CMOS器件制造工艺相兼容，因此能够很容易集成到半导体集成电路制造之中。为了更好的理解本专利技术的技术方案和技术效果，以下将结合流程图对具体的实施例进行详细的描述和说明。在步骤S01，提供衬底100，参考图2所示。在本专利技术实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，参考图2所示，所述衬底100为硅衬底，如体硅衬底或SOI衬底等。在步骤S02，在衬底100上形成纳米线102，纳米线102的两端由衬垫104支撑，参考图2所示。在本专利技术的实施例中，纳米线102可以为单层结构，也可以为上下相间隔的多层堆叠式结构，如图2所示，在纳米线102的两端由衬垫104支撑，衬底对纳米线起到支撑作用，保证纳米线在后续的制备工艺中不会脱落。本实施例中，纳米线102的端部与衬垫104的侧壁接触，实现衬底对纳米线的支撑作用。可以采用合适的工艺形成纳米线的结构，在一个具体的实施例中，可以通过以下步骤形成本实施例的多层堆叠结构的纳米线：首先，在衬底上依次交替堆叠第一半导体层和第二半导本文档来自技高网...

【技术保护点】
一种围栅纳米线器件的制造方法，其特征在于，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；进行金属前电介质层沉积并进行平坦化；去除假栅极，以形成开口；对开口中的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。

【技术特征摘要】
1.一种围栅纳米线器件的制造方法，其特征在于，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；进行金属前电介质层沉积并进行平坦化；去除假栅极，以形成开口；对开口中的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。2.根据权利要求1所述的制造方法，其特征在于，在衬底上形成纳米线，纳米线的两端由衬垫支撑的具体步骤包括：在衬底上依次交替堆叠第一半导体层和第二半导体层；进行刻蚀，形成第一半导体层和第二半导体层的纳米线堆叠层，纳米线堆叠层的两侧为沟槽，纳米线堆叠层的两端为衬垫；去除纳米线堆叠层中的第一半导体层，保留第二半导体层为纳米线。3.根据权利要求1所述的制造方法，其特征在于，对开口中的纳米线进行微缩处理的步骤包括：对开口区域中的纳米线进行热氧化；去除氧化层。4.根据权利要求1所述的制造方法，其特征在于，对开口中的纳米线进行微缩处理的步骤包括：在氢气气氛中进行热退火。5.根据权利要求1所述的制造方法，其特征在于，对...

【专利技术属性】
技术研发人员：孟令款，闫江，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11