制造碳化硅半导体器件的方法技术

一种制造碳化硅半导体器件(100)的方法，包括以下步骤。制备具有第一主表面(1)以及第二主表面(2)的碳化硅衬底(80)。在第一主表面(1)上形成电极(112)。碳化硅衬底(80)具有六方晶体结构。第一主表面(1)相对于{0001}面具有±8°或更小的偏离角(OA)。第一主表面(1)具有这种性质：当用具有等于或大于碳化硅的带隙的能量的激发光(LE)照射时，以1×104cm-2或更小的密度在第一主表面(1)中产生在750nm或更大的波长范围内的发光区(3)。由此可以提升碳化硅半导体器件(100)的良率。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种制造碳化硅半导体器件(100)的方法，包括以下步骤。制备具有第一主表面(1)以及第二主表面(2)的碳化硅衬底(80)。在第一主表面(1)上形成电极(112)。碳化硅衬底(80)具有六方晶体结构。第一主表面(1)相对于{0001}面具有±8°或更小的偏离角(OA)。第一主表面(1)具有这种性质：当用具有等于或大于碳化硅的带隙的能量的激发光(LE)照射时，以1×104cm-2或更小的密度在第一主表面(1)中产生在750nm或更大的波长范围内的发光区(3)。由此可以提升碳化硅半导体器件(100)的良率。【专利说明】
本专利技术涉及一种，更特别地，涉及一种制造采用具有六方晶体结构的碳化硅衬底的碳化硅半导体器件的方法。
技术介绍
近年来，碳化硅衬底已经开始用于制造半导体器件。碳化硅具有比硅大的带隙。因此，有利地，采用这种碳化硅衬底的半导体器件具有高击穿电压、低导通电阻以及在高温环境下很少劣化的性质。为了提升采用上述碳化硅衬底的半导体器件的良率，需要控制碳化硅衬底中的位错。例如，日本专利公布N0.2010-184833(专利文献I)公开了可以通过在轴和贯穿(0001)面的穿透位错的位错线的方向之间形成22.5°或更小的角度来抑制器件(半导体器件)的性质劣化及其良率的降低。引证文献列表专利文献PTLl:日本专利公布 N0.2010-184833
技术实现思路
技术问题在日本专利公布N0.2010-184833(专利文献I)中描述的方法中，通过控制形成在碳化硅衬底上的外延膜中的位错线的方向来降低位错密度。但是，仅用降低外延膜中的位错的密度，难以充分提升半导体器件的良率。已经提出本专利技术以解决上述问题，并且本专利技术提供一种制造半导体器件的方法，以便提升半导体器件的良率。问题的解决手段作为专利技术人针对半导体器件的良率和位错密度之间的关系的勤勉的研究结果，专利技术人已经发现仅降低其上形成了外延层的衬底表面(即衬底的正侧表面)中的位错密度不足以提升半导体器件的良率，并且已经发现为了提升半导体器件的良率，重要的是降低其上形成了电极的衬底表面(即衬底的背侧表面)中的位错密度。以下说明其原因。在具有对应于{0001}面的主表面的碳化硅衬底中，存在两种类型的晶体缺陷。一种是被称为“穿透位错”的晶体缺陷。这种穿透位错是在垂直于晶体的生长面的方向(〈0001〉方向)上生长的晶体缺陷。另一种是被称为“堆叠层错”或“基面位错”的晶体缺陷，它们都是在平行于{0001}面的方向(〈11-20〉方向)上生长的晶体缺陷。在通过切割晶锭获得具有对应于(0001)面的主表面的衬底的情况下，在衬底的正侧表面中的穿透位错的密度和其背侧表面中的穿透位错的密度之间基本上没有区别，因为穿透位错在垂直于其主表面的方向上生长。相反，与穿透位错的情况不同，在平行于(0001)面的方向上存在的诸如堆叠层错或基面位错的位错密度在衬底的正侧表面和背侧表面之间可以是不同的。当背侧表面中的位错密度增加时，衬底将改变形状。具体地，无论对衬底是否经受诸如热处理或膜形成处理的处理，指示衬底翘曲量的SORI值都将改变。由于热处理等造成的衬底的SORI值的改变使得在诸如光刻的后续步骤中难以进行位置对准。这导致使用这种衬底制作的半导体器件的良率降低。在使用其正侧表面具有低位错密度但是背侧表面具有高位错密度的衬底来执行器件形成处理的情况下，SORI值将在器件形成处理之前的SORI值和器件形成处理之后的SORI值之间变化。当SORI值的改变量大时，光刻步骤中出现位置不对准(图案不对准)的比率将变大，因此致使半导体器件的良率的降低。换言之，为了提升半导体器件的良率，需要通过降低衬底的背侧表面中的位错密度来减小SORI值的改变量。为了实现这个目标，本专利技术中的包括以下步骤。制备具有第一主表面和与第一主表面相反的第二主表面的碳化娃衬底。在第一主表面上形成电极。碳化娃衬底具有六方晶体结构。第一主表面相对于{0001}面具有±8°或更小的偏离角。第一主表面具有以下性质:当用具有等于或大于碳化硅的带隙的能量的激发光照射时，在第一主表面中以I X IO4CnT2或更小的密度产生处于750nm或更大的波长范围内的发光区。 处于750nm或更大的波长范围内的发光区的密度与位错密度密切相关。当使用具有第一主表面(背侧表面)中的发光区的密度是IXlO4cnT2或更小的性质的碳化硅衬底制造半导体器件时，可以降低由热处理等造成的衬底的翘曲的改变量。因此，在光刻步骤中发生位置不对准的频率会降低，由此提升半导体器件的良率。优选地，还包括在第二主表面上形成外延层的步骤。以此方式，在衬底的正侧表面上形成外延层。优选地，在中，制备碳化硅衬底的步骤包括在用具有等于或大于碳化硅带隙的能量的激发光照射第一主表面的同时，测量在第一主表面中的、处于750nm或更大的波长范围内的发光区的密度。通过测量在第一主表面中的、处于750nm或更大的波长范围内的发光区的密度，可以检查衬底的背侧表面中的位错密度。优选地，在中，第一主表面具有以下性质:当用等于或大于碳化硅的带隙的能量的激发光照射时，在第一主表面中以IXlO4cnT2或更小的密度产生处于390nm的波长范围内的非发光区。因此，通过使用具有与处于390nm的波长范围内的非发光区相关的位错密度低的碳化硅衬底，可以进一步提升半导体器件的良率。优选地，在中，制备碳化硅衬底的步骤包括在用具有等于或大于碳化硅带隙的能量的激发光照射第一主表面的同时，测量在第一主表面中的、处于390nm波长范围内的非发光区的密度的步骤。这里，非发光区的密度与位错密度密切相关。因此，通过测量在第一主表面中的、处于390nm波长范围内的非发光区的密度，可以更详细的方式检查与非发光区有关的位错密度。专利技术的有益效果根据本专利技术，可以提升半导体器件的良率。【专利附图】【附图说明】图1是示出本专利技术第一实施例中的碳化硅衬底的构造的透视示意图。图2是示出本专利技术第一实施例中的碳化硅衬底的晶体结构的偏离角的透视图。图3是示意性示出用于本专利技术第一实施例中的碳化硅衬底的光致发光测量的测量装置的结构的框图。图4是示意性示出本专利技术第一实施例中的碳化硅衬底的示例性发光区的局部俯视图。图5是示意性示出本专利技术第一实施例中的碳化硅衬底的示例性非发光区的局部俯视图。图6是示意性示出本专利技术第二实施例中的半导体器件的构造的截面示意图。图7是制造本专利技术第二实施例中的半导体器件的方法的流程示意图。图8是示意性示出制造本专利技术第二实施例中的半导体器件的方法的第一步的局部截面图。图9是示意性示出制造本专利技术第二实施例中的半导体器件的方法的第二步的局部截面图。图10是示意性示出制造本专利技术第二实施例中的半导体器件的方法的第三步的局部截面图。图11是示意性示出制造本专利技术第二实施例中的半导体器件的方法的第四步的局部截面图。图12示出本专利技术实例中的各个半导体器件的SORI值和基面位错之间的关系。【具体实施方式】下文参考【专利附图】【附图说明】本专利技术的实施例。应当注意在以下提及的附图中，相同或相应的部分由相同的参考标记指定，且不再赘述。对于本说明书中的晶体学表示来说，单独的取向由[]代表，组取向由〈> 代表，并且单独的晶面由O代表，并且组晶面由{}代表。此外本文档来自技高网...

【技术保护点】
一种制造碳化硅半导体器件(100)的方法，包括以下步骤：制备具有第一主表面(1)以及与所述第一主表面相反的第二主表面(2)的碳化硅衬底(80)；以及在所述第一主表面上形成电极(112)，所述碳化硅衬底具有六方晶体结构，所述第一主表面相对于{0001}面具有±8°或更小的偏离角(OA)，所述第一主表面具有以下性质：当用具有等于或大于碳化硅的带隙的能量的激发光(LE)照射时，在所述第一主表面中以1×104cm‑2或更小的密度产生处于750nm或更大的波长范围内的发光区(3)。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：本家翼，原田真，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP