一种半导体器件的制备方法技术

本发明专利技术涉及一种半导体器件的制备方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；对所述栅极两侧的SiGe层进行低能量的P型掺杂，形成源漏区，以降低接触电阻。本发明专利技术提供了一种半导体器件的制备方法，在本发明专利技术中为了降低PMOS中各种接触电阻，在形成PMOS源漏区的时候通过低能量的掺杂，例如低能量的离子注入或者等离子掺杂，不再执行源漏注入的步骤，所述掺杂在外延形成所述SiGe层之后进行，并且所述SiGe层可以为复合层，通过所述方法进一步降低硅化物的尺寸，同时能够更好的保持PMOS区域的压应力，减低弛豫效应（the stress relaxation），而且降低了源漏上接触电阻，进一步提高了器件的性能。

【技术实现步骤摘要】
一种半导体器件的制备方法
本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件的制备方法。
技术介绍
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。目前半导体器件在制备CMOS的过程中为了获得更好的性能，通常在CMOS的源漏区进行外延e-SiGe以对衬底的沟道处施加压应力，使PMOS性能提高，现有技术中一般在PMOS源漏上形成凹陷，然后外延生长e-SiGe，但是目前在形成e-SiGe过程中存在很多挑战，例如在整合（integration）、缺陷控制、选择性等等，其中最大的一个问题是在形成所述凹陷外延生长时，随着外延层厚度的增加以及外延层中Ge含量的增加引起源漏区上的应变弛豫（stressrelaxation），特别是当PMOS器件尺寸降至32nm级别后，应变弛豫（stressrelaxation）将直接导致器件性能的降低。此外，在外延SiGe后通常会进行离子注入，进行掺杂以获本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；对所述栅极两侧的SiGe层进行低能量的P型掺杂，形成源漏区，以降低接触电阻。

【技术特征摘要】
1.一种半导体器件的制备方法，包括：提供半导体衬底，至少包含栅极结构；其中，所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构；在所述衬底上形成遮蔽材料层；在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；对所述PMOS栅极两侧的SiGe层进行低能量的P型掺杂，以形成PMOS源漏区，以降低接触电阻同时保持PMOS区的应力；在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻以在所述NMOS栅极结构的侧壁上形成偏移侧壁；对所述NMOS区进行源漏注入，以形成NMOS源漏区。2.根据权利要求1所述的方法，其特征在于，所述掺杂的能量为200ev～5kev。3.根据权利要求1所述的方法，其特征在于，所述掺杂的浓度为5E13～1E15原子/cm3。4.根据权利要求1所述的方法，其特征在于，所述掺杂的掺杂剂为B或BF2。5.根据权利要求1所述的方法，其特征在于，所述掺杂的方法为低能量的离子注入或者等离子掺杂。6.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：在执行P型掺杂之前，在所述SiGe层上形成覆盖层。7.根据权利要求1所述的方法，其特征在于，所述SiGe层...

【专利技术属性】
技术研发人员：何永根，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31