半导体器件制造方法技术

本发明专利技术提供了一种应力半导体制造方法。在本发明专利技术的方法中，首先在NMOS区域沉积张应力层以在PMOS区域沉积压应力层，接着全面沉积压应力保护层；通过第一次CMP工艺，打开虚设栅极，由于在张应力层和压应力层之上剩余了部分厚度的压应力保护层，并且压应力保护层在湿法腐蚀液中的腐蚀速率很小，因此，张应力层和压应力层被其上的压应力保护层保护而在腐蚀虚设栅极绝缘层时不会受到损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，可选地可以进行第二次CMP工艺以去除剩余的压应力保护层，随后完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种应力半导体制造方法。在本专利技术的方法中，首先在NMOS区域沉积张应力层以在PMOS区域沉积压应力层，接着全面沉积压应力保护层；通过第一次CMP工艺，打开虚设栅极，由于在张应力层和压应力层之上剩余了部分厚度的压应力保护层，并且压应力保护层在湿法腐蚀液中的腐蚀速率很小，因此，张应力层和压应力层被其上的压应力保护层保护而在腐蚀虚设栅极绝缘层时不会受到损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，可选地可以进行第二次CMP工艺以去除剩余的压应力保护层，随后完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。【专利说明】
本专利技术涉及领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。
技术介绍
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL,dual 本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于包括如下步骤：提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层，其中所述虚设栅极的上表面距离所述半导体衬底的表面的高度为h0；在所述NMOS晶体管之上沉积张应力层，所述张应力层的厚度为h1，其中，h0＞h1；在所述PMOS晶体管之上沉积压应力层，所述压应力层的厚度为h2，其中，h0＞h2；全面性沉积压应力保护层；进行第一次CMP工艺，暴露所述虚设栅极的上表面，并在所述张应力层和所述压应力层上方保留部分所述压应力保...

【技术特征摘要】

【专利技术属性】
技术研发人员：秦长亮，尹海洲，殷华湘，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11