一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，涉及半导体技术领域。该半导体器件的制造方法，包括在半导体衬底上形成用于容置锗硅层的凹槽的步骤，所述凹槽包括Sigma型凹槽以及位于所述Sigma型凹槽底部且凹陷入所述半导体衬底的至少一个台阶。本发明专利技术的半导体器件，包括半导体衬底和位于其上的PMOS，该PMOS的栅极结构两侧的半导体衬底上形成有Sigma型凹槽，所述Sigma型凹槽底部具有凹陷入所述半导体衬底的至少一个台阶，所述Sigma型凹槽和所述凹陷入所述半导体衬底的至少一个台阶内形成有锗硅层。该制造方法通过将凹槽形状改变为底部具有台阶的Sigma型，克服了锗硅堆叠不理想的问题，提高了器件性能。本发明专利技术的半导体器件，同样具有上述优点。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法。
技术介绍
在半导体
中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术（stress engineering）越来越受到业界的关注。应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。在现有技术中，一般通过外延锗硅（SiGe）源漏引入沟道压应力（即锗硅技术），利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率，来提高PMOS本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括在半导体衬底上形成用于容置锗硅层的凹槽的步骤，所述凹槽包括Sigma型凹槽以及位于所述Sigma型凹槽底部且凹陷入所述半导体衬底的至少一个台阶。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括在
半导体衬底上形成用于容置锗硅层的凹槽的步骤，所述凹槽包括
Sigma型凹槽以及位于所述Sigma型凹槽底部且凹陷入所述半导体衬
底的至少一个台阶。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述方法包括如下步骤：
步骤S101：提供包括PMOS的栅极结构的半导体衬底，刻蚀所
述半导体衬底以在所述PMOS的栅极结构的两侧形成Sigma型凹槽；
步骤S102：在所述Sigma型凹槽内填充第一牺牲材料层，在所
述PMOS的栅极结构的外侧形成第一间隔层；
步骤S103：以所述第一间隔层为掩膜对所述第一牺牲材料层以
及位于其下方的所述半导体衬底进行刻蚀，在所述第一牺牲材料层和
所述半导体衬底内刻蚀出第一柱状空腔，以在所述Sigma型凹槽的底
部形成凹陷入所述半导体衬底的第一台阶。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，
在所述步骤S103之后还包括如下步骤：
步骤S104：在所述第一柱状空腔内填充第二牺牲材料层，在所
述第一间隔层的外侧形成第二间隔层；
步骤S105：以所述第二间隔层为掩膜对所述第二牺牲材料层以
及位于其下方的所述半导体衬底进行刻蚀，在所述第二牺牲材料层和
所述半导体衬底内刻蚀出第二柱状空腔，以在所述第一台阶的底部形
成凹陷入所述半导体衬底的第二台阶。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，
在所述方法中，多次重复所述步骤S104和S105以形成多个台阶。
5.如权利要求2~4任一项所述的半导体器件的制造方法，其特
征在于，所述方法还包括：去除所述间隔层和所述牺牲材料层的步骤。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，
在去除所述间隔层和所述牺牲材料层的步骤之后，还包括在所述
Sigma型凹槽内形成锗硅层的步骤。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，

\t在所述步骤S101中形成的所述Sigma型凹槽的深度为60~80nm...

【专利技术属性】
技术研发人员：刘佳磊，焦明洁，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31