一种半导体器件及其制备方法技术

本发明专利技术涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽；沉积SiGe，在所述凹槽的底部和侧壁形成SiGe层；然后蚀刻去除部分所述SiGe层，以在所述凹槽的底部和侧壁上形成厚度均一共形的SiGe层。在本发明专利技术中通过在所述凹槽中形成厚度均一共形的SiGe层，最终得到源漏，所述器件的性能更好。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及，所述方法包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽；沉积SiGe，在所述凹槽的底部和侧壁形成SiGe层；然后蚀刻去除部分所述SiGe层，以在所述凹槽的底部和侧壁上形成厚度均一共形的SiGe层。在本专利技术中通过在所述凹槽中形成厚度均一共形的SiGe层，最终得到源漏，所述器件的性能更好。【专利说明】
本专利技术涉及半导体领域，具体地，本专利技术涉及。
技术介绍
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。目前半导体器件中制备PMOS的方法的过程中为了获得更好的性能，通常在PMOS的源漏区进行外延SiGe以对衬底的沟道处施加压应力，现有技术中一般在PMOS源漏上形成凹陷，然后外延生长SiGe，所述SiGe可以外延至与所述衬底平齐，现有技术制备过程中可以在所述凹陷的侧壁生长一层SiGe,以在凹陷中形成镶嵌的SiGe (embedded SiGe ondifferent facet),然后重复多次,每次形成的SiGe如图1所示,通过所述方法得到的SiGe层厚度不均一，在所述凹陷底部晶面(100)上的厚度要大于所述凹陷侧壁晶面(111)上的厚度，由于所述凹陷的源漏上SiGe层厚度不均一导致制备得到的器件性能降低。引起所述厚度不均一的原因是由于所述SiGe在凹陷底部晶面(100)上和在凹陷侧壁晶面(111)上外延生长速度不一样造成的，其中所述SiGe在晶面(100)的生长速度大于晶面(111)的生长速度。因此，现有技术中虽然有制备源漏(recessed Source/Drain)的方法,但是所述方法中在凹陷底部和侧壁上形成的SiGe的厚度不一样，造成器件性能降低，目前的方法不能制备厚度均一的SiGe层，需要对所述方法进行改进以克服所述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决上述问题，本专利技术提供了一种半导体器件的制备方法，包括:提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽；沉积SiGe，在所述凹槽的底部和侧壁形成SiGe层；然后蚀刻去除部分所述SiGe层，以在所述凹槽的底部和侧壁上形成厚度均一共形的SiGe层。作为优选，所述SiGe在所述凹槽底部晶面(100)上的外延生长速度大于所述侧壁晶面(111)上的外延生长速度。作为优选，所述SiGe在所述凹槽底部晶面(100)上的蚀刻速度大于所述侧壁晶面(111)上的蚀刻速度。作为优选，所述蚀刻为干法蚀刻。作为优选，所述蚀刻选用的蚀刻气体为HCl或Cl2。作为优选，所述蚀刻气体的载气为H2。作为优选，所述蚀刻时间以及气体流量取决于沉积的所述SiGe层的厚度。作为优选，所述蚀刻温度为50(T800°C。作为优选，所述HCl或C12的气体流量为5?500sccm。作为优选，所述H2的气体流量为15?45slm。作为优选，所述蚀刻压力为5?700Torr。作为优选，所述蚀刻时间为1-15分钟。作为优选，所述SiGe的沉积方法为选择性的化学气相沉积法或者非选择性的化学气相沉积法。作为优选，蚀刻去除部分所述SiGe层，以使所述凹槽的底部和侧壁的SiGe层的厚度相问。作为优选，所述凹槽为Σ形凹槽。作为优选，所述方法还包括多次重复上述沉积步骤和蚀刻步骤，直至所述SiGe层填满所述凹槽为止。本专利技术还提供了一种上述方法制备得到的半导体器件。在本专利技术中为了解决现有技术中存在的问题，首先在所述凹陷中沉积SiGe层，由于SiGe在凹陷底部晶面(100)上和在凹陷侧壁晶面(111)上外延生长速度不一样，使得到的SiGe层的厚度不均一，然后接着进行蚀刻去除部分所述SiGe层，在本专利技术中选择HCl为蚀刻气体，H2为蚀刻气体的载气，并根据沉积的所述SiGe层的厚度控制蚀刻温度、蚀刻气体流量以及蚀刻时间，通过控制所述SiGe在凹陷底部晶面(100)上和在凹陷侧壁晶面(111)上蚀刻速度，最终得到厚度一样的SiGe层，得到性能更好的器件。【专利附图】【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1为现有技术中制备得到的凹陷源漏的结构示意图；图2为图1中凹陷中SiGe层的结构的方法示意图；图3为本专利技术中制备得到的凹陷源漏的结构示意图；图4为图3中凹陷中SiGe层的结构的方法示意图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术所述半导体器件的制备方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。如图3所示，首先提供半导体衬底201，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本专利技术中优选绝缘体上硅(SOI )，所述绝缘体上硅(SOI)从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。一般来说，形成阱(well)结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构的深度。在所述衬底上形成栅极结构202，在所本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：金兰，何永根，何有丰，涂火金，林静，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：