半导体器件及半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件及半导体器件的制造方法。其中该半导体器件的制造方法包括提供具有半导体层的绝缘体上半导体，图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起；形成应力改变层覆盖所述凹槽和所述凸起；图案化所述应力改变层以在所述应力改变层上形成沟槽，所述应力改变层被所述沟槽限定出应力改变层侧壁；形成绝缘侧墙于所述应力改变层侧壁；形成栅介电层覆盖所述凸起暴露出的部分；形成栅电极层覆盖所述栅介电层。本发明专利技术所提供的半导体器件的制造方法通过设置该应力改变层来调整半导体器件多数载流子的迁移率，改善该半导体器件的电性能。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种。其中该半导体器件的制造方法包括提供具有半导体层的绝缘体上半导体，图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起；形成应力改变层覆盖所述凹槽和所述凸起；图案化所述应力改变层以在所述应力改变层上形成沟槽，所述应力改变层被所述沟槽限定出应力改变层侧壁；形成绝缘侧墙于所述应力改变层侧壁；形成栅介电层覆盖所述凸起暴露出的部分；形成栅电极层覆盖所述栅介电层。本专利技术所提供的半导体器件的制造方法通过设置该应力改变层来调整半导体器件多数载流子的迁移率，改善该半导体器件的电性能。【专利说明】
本专利技术涉及半导体领域，特别涉及。
技术介绍
场效应晶体管(FET)的沟道区内流过的电流与该沟道区内的多数载流子的迁移率成正比。沟道区上不同的应力会影响多数载流子迁移率，并因此影响电流。例如，P-FET的沟道区上的纵向压应力可以提高空穴迁移率。相反，n-FET的沟道区上的纵向拉应力会提高电子迁移率。2010年5月11日公开的美国专利文献US7714358B2提到一种η型金属氧化物半导体场效应晶体管(n-FET)及形成该n-FET的方法，该方法利用碳注入物注入半导体中，使源极区和漏极区非晶化，随后使该注入的非晶化的源区和漏极区重结晶。但是，为了最大化重结晶的硅碳源极区和漏极区的应力效应，碳注入必须深。不幸的是，由于存在同时将碳离子注入栅电极并损伤栅极介电层的风险，深的碳注入受限制。因此，需要一种改善的FET结构，其可以为沟道区提供优化的应力。
技术实现思路
本专利技术的目的是提供具有良好的沟道区应力的半导体器件及其制造方法。所述半导体器件的制造方法，包括:一种半导体器件的制造方法，其特征在于，包括下列步骤:提供绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起，所述凸起被所述凹槽限定出凸起侧壁；形成应力改变层覆盖所述凹槽和所述凸起，所述应力改变层对所述凸起产生应力改变作用；图案化所述应力改变层以在所述应力改变层上形成沟槽，所述沟槽暴露出至少部分所述凸起，所述应力改变层被所述沟槽限定出应力改变层侧壁；形成侧墙于所述应力改变层侧壁，所述侧墙遮挡部分所述凸起；形成栅介电层覆盖所述凸起暴露出的部分；形成栅电极层覆盖所述栅介电层，所述栅电极层同时填充所述沟槽。可选的，所述栅电极层填充所述沟槽之后，移除位于所述应力改变层上的所述栅电极层。可选的，所述凹槽下面的半导体层和覆盖所述凹槽的应力改变层形成源极的至少一部分或漏极的至少一部分。可选的，所述凸起形成沟道的至少一部分。可选的，所述应力改变层包括硅锗层。可选的，所述硅锗层包括P型掺杂物。可选的，所述应力改变层包括硅碳层。可选的，所述硅碳层包括η型掺杂物。可选的，采用干法刻蚀图案化所述半导体层。可选的，采用干法刻蚀图案化所述应力改变层。可选的，采用CF4或CHF3作为刻蚀气体。可选的，所述凹槽的深度在2nm至20nm之间。可选的,所述应力改变层的厚度在20nm至200nm之间。本专利技术还提供了一种半导体器件，包括:绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；所述半导体层包括有凹槽，相邻两个所述凹槽之间为凸起；应力改变层，覆盖所述凹槽，所述应力改变层在所述凸起上方为沟槽；所述沟槽侧面包括有侧墙；栅介电层，覆盖所述凸起；所述栅介电层被栅电极层覆盖，所述栅电极层填充所述沟槽。可选的，所述凹槽定义出源极区域和漏极区域；所述凸起定义出沟道区域。可选的，所述应力改变层包括掺杂有P型掺杂物的硅锗层。可选的，所述应力改变层包括掺杂有η型掺杂物的硅碳层。可选的，所述凹槽的深度在2nm至20nm之间。与现有技术相比，本专利技术具有以下优点:本专利技术所提供的半导体器件的制造方法由于在半导体层上形成应力改变层，该应力改变层和该半导体层晶格常数不同，因而在它们之间会产生应力，通过设置该应力改变层来调整半导体器件多数载流子的迁移率，改善该半导体器件的电性能。【专利附图】【附图说明】图1为本专利技术实施例的半导体器件制作方法的流程图；图2至图8为本专利技术实施例半导体器件形成过程的结构示意图。【具体实施方式】本专利技术提供一种应力优化的半导体器件及制造此器件的方法，以改善沟道的应力，从而增大半导体器件中多数载流子的迁移率，其中多数载流子既可以是空穴，也可以是电子。本专利技术所提供的半导体器件的集成电路可包含应力改变的MOS晶体管，亦可包含未应力改变的MOS晶体管。最主要的是本专利技术的半导体器件可以包括有应力改变的MOS晶体管，其中应力改变最主要指应力向优化方向改变。虽然MOS主要指金属栅电极与氧化物栅极绝缘体的器件，但是本专利技术中，MOS晶体管也用于表示任何包含位于栅极绝缘体(不论该栅极绝缘体是氧化物或其它绝缘体)上的导电栅电极(不论该导电栅电极是金属或其它导电材料)，且该栅极绝缘体位于半导体衬底(不论该半导体衬底是硅或其它半导体材料)上的半导体器件。请参考图1，并在相应步骤结合参考图2至图8，本专利技术实施例提供的半导体器件的制造方法包括下列步骤:步骤SI,如图2所示,提供绝缘体上半导体(Semiconductor-On-1nsulator，SOI),该SOI包括衬底1、半导体层3以及位于衬底I与半导体层3之间的绝缘层2。如图2所示，本实施例提供SOI，该SOI的衬底I可以为晶圆。该SOI上的半导体层3可以由硅材料形成，当该半导体层3由硅材料形成时，该硅材料的纯度满足半导体工业所需要的纯度，并且该硅材料优选为单晶硅。该单晶硅的半导体层3优选具有(100)晶向，同时该单晶硅可掺杂有半导体用杂质掺杂物，例如硼、磷及砷等元素。除了硅材料以外，该半导体层3也可以是由锗层、砷化镓层或其它半导体材料层形成。同样的，本实施例中，绝缘层2优选的由二氧化硅材料形成，但是也可以由氮化硅层等其它绝缘材料制成。步骤S2，图案化半导体层3以在半导体层3上形成凹槽30，两个相邻凹槽30之间为凸起31，凸起31被凹槽30限定出凸起侧壁311。请参考图3，图案化后的SOI的结构如图3所示。该结构仍然包括衬底1、半导体层3以及位于衬底I与半导体层3之间的绝缘层2，与图2中不同之处在于，此时半导体层3包括被图案化形成的凹槽30，两个凹槽30之间自然形成凸起31，而凸起31被凹槽30限定出了凸起侧壁311。图案化半导体层3的工艺过程包括在半导体层3上形成光阻(Photo Resist，PR)，然后对光阻进行图案化，然后在图案化后的光阻的保护下，将半导体层3凹槽30对应位置的部分去掉，即形成凹槽30，最后再去除光阻，得到如图3中所示的结构。本实施例采用干法刻蚀来图案化半导体层3，进一步的，采用CF4和/或CHF3作为刻蚀气体，并且，优选的将凹槽30深度控制在2nm至20nm之间。该图案化半导体层3的工艺过程为本领域技术人员的熟知技术，具体工艺过程在此不再展开叙述。凹槽30的下面部分的半导体层3在最终的半导体器件中会形成源极的至少一部分或者漏极的至少一部分，而凸起31则会形成沟道的至少一部分。步骤S3，形成应力改变层4以覆盖凹槽30和凸起31。请参考图4，与图3本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括下列步骤：提供绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起，所述凸起被所述凹槽限定出凸起侧壁；形成应力改变层覆盖所述凹槽和所述凸起，所述应力改变层对所述凸起产生应力改变作用；图案化所述应力改变层以在所述应力改变层上形成沟槽，所述沟槽暴露出至少部分所述凸起，所述应力改变层被所述沟槽限定出应力改变层侧壁；形成侧墙于所述应力改变层侧壁，所述侧墙遮挡部分所述凸起；形成栅介电层以覆盖所述凸起暴露出的部分；形成栅电极层以覆盖所述栅介电层，所述栅电极层填充所述沟槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31