半导体元件制造技术

一种半导体元件包括基板、栅极堆叠。基板包括半导体鳍。栅极堆叠设置在半导体鳍上。栅极堆叠包括设置在半导体鳍上方的介电层、及设置在介电层上方并且具有第一金属层及在第一金属层上方的第二金属层的金属堆叠、以及设置在金属堆叠上方的栅电极。第一金属层及第二金属层具有第一元素，并且第一元素在第一金属层中的百分比高于在第二金属层中。

Semiconductor components

A semiconductor element comprises a substrate and a gate stack. The substrate includes a semiconductor fin. The gate stack is arranged on the semiconductor fin. The gate stack includes a dielectric layer arranged above the semiconductor fin, a metal stack having a first metal layer and a second metal layer above the first metal layer, and a gate electrode arranged above the metal stack. The first metal layer and the second metal layer have the first element, and the percentage of the first element in the first metal layer is higher than that in the second metal layer.

【技术实现步骤摘要】
半导体元件
本揭露是关于一种半导体元件。
技术介绍
半导体集成电路(IC)工业已经历快速增长。在IC发展过程中，功能密度(亦即，单位晶片面积互连元件的数量)已增加而几何尺寸(亦即，可使用制造制程产生的最小组件(或接线))已减小。此按比例缩小制程增加生产效率并降低相关成本。此按比例缩小亦增加处理与制造IC的复杂性，并且为实现这些进步，需要IC处理与制造的相似发展。例如，已经引入三维晶体管(诸如鳍式场效晶体管(FinFET))来替代平面晶体管。
技术实现思路
一种半导体元件包括基板、栅极堆叠及栅电极。基板包括半导体鳍。栅极堆叠设置在半导体鳍上，其中栅极堆叠包括设置在半导体鳍上方的介电层以及设置在介电层上方的金属堆叠。金属堆叠具有第一金属层及在第一金属层上方的第二金属层，其中第一金属层及第二金属层具有第一元素，并且第一元素在第一金属层中的百分比高于在第二金属层中。栅电极设置在金属堆叠上方。附图说明当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。图1A至图1P是根据一些实施例的制造半导体元件的方法的各个阶段的横截面图；图2是根据一些实施例的半导体元件的横截面图；图3是根据一些实施例的半导体元件的横截面图；图4是根据一些实施例的半导体元件的横截面图；图5是根据一些实施例的半导体元件的横截面图；图6是根据一些实施例的半导体元件的横截面图。具体实施方式以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件及排列的特定实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或配置之间的关系。另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。图1A至图1P是根据一些实施例的制造半导体元件的方法的各个阶段的横截面图。在一些实施例中，图1A至图1P所示的半导体结构可为在处理集成电路(IC)期间制造的中间元件、或其部分，所述中间元件或其部分可包括静态随机存取记忆体(SRAM)、逻辑电路、被动组件(诸如电阻器、电容器及电感器)、及/或主动组件，诸如p型场效晶体管(PFET)、n型FET(NFET)、多栅极FET、金属氧化物半导体场效晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他记忆体单元及其组合。如图1A所示，根据一些实施例提供基板102。基板102可为半导体晶圆，诸如硅晶圆。替代或额外地，基板102可包括元素半导体材料、化合物半导体材料及/或合金半导体材料。元素半导体材料的实例可为但不限于晶体硅、多晶硅、非晶硅、锗及/或金刚石。化合物半导体材料的实例可为但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟。合金半导体材料的实例可为但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。根据一些实施例，如图1A所示，介电层104及遮罩层106在基板102上方形成，并且光敏层108在遮罩层106上方形成。介电层104可用作基板102与遮罩层106之间的粘附层。此外，介电层104亦可用作蚀刻终止层，用于蚀刻遮罩层106。在一些实施例中，介电层104由氧化硅制成。介电层104可通过使用热氧化制程来形成，尽管可在一些其他实施例中使用其他沉积制程。遮罩层106可在后续光微影制程期间用作硬遮罩。在一些实施例中，遮罩层106由氮化硅制成。遮罩层106可通过使用低压化学气相沉积(LPCVD)或电浆增强化学气相沉积(PECVD)形成，尽管亦可在一些其他实施例中使用其他沉积制程。此外，光敏层108可为光阻剂。参考图1B。通过执行至少一个蚀刻制程使用光敏层108作为遮罩来图案化遮罩层106、介电层104和基板102。因此，基板102经图案化以形成鳍结构110。在图案化制程之后，移除光敏层108。参考图1C。绝缘层112在基板102上方形成以覆盖鳍结构110、遮罩层106及介电层104。在一些实施例中，绝缘层112由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或其他低K介电材料制成。绝缘层112可通过使用高密度电浆(highdensityplasma；HDP)化学气相沉积制程形成，尽管可在其他实施例中使用其他沉积制程。参考图1D。执行平坦化制程以移除遮罩层106及介电层104，使得暴露出鳍结构110。在一些实施例中，平坦化制程是化学机械研磨(chemicalmechanismpolishing；CMP)制程。平坦化制程亦移除绝缘层112的部分，使得剩余绝缘层112的顶表面与鳍结构110的顶表面齐平。参考图1E。绝缘层112经凹陷以暴露鳍结构110的顶部。绝缘层112可通过湿式蚀刻制程或干式蚀刻制程来凹陷。在一些实施例中，剩余绝缘层112亦可被称为浅沟槽隔离(STI)结构。参考图1F。栅极介电层114在基板102上方形成以覆盖鳍结构110及绝缘层112。在一些实施例中，栅极介电层114可由高k介电材料(诸如金属氧化物、过渡金属氧化物或类似者)制成。高k介电材料的实例包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用介电材料。在一些实施例中，栅极介电层114是氧化层。栅极介电层114可通过沉积制程形成，诸如化学气相沉积(chemicalvapordeposition；CVD)、物理气相沉积(physicalvapordeposition；PVD)、原子层沉积(atomiclayerdeposition；ALD)、高密度电浆化学气相沉(HDPCVD)积、金属有机化学气相沉积(MOCVD)、或电浆增强化学气相沉积(PECVD)。在一些实施例中，栅极介电层114可用于在后续处理中(例如，虚设栅极结构的后续形成)防止对鳍结构110的破坏。根据一些实施例，如在图1F所示，牺牲层116在栅极介电层114上方形成。牺牲层116可通过沉积制程形成，诸如化学气相沉积、物理气相沉积、原子层沉积(ALD)、高密度电浆化学气相沉积(HDPCVD)、金属有机化学气相沉积(MOCVD)、或电浆增强化学气相沉积(PECVD)。牺牲层116可由导电或不导电材料(诸如金属、含硅材料或介电材料)制成。在一些实施例中，牺牲层116由聚硅制成。在图本文档来自技高网...

【技术保护点】
1.一种半导体元件，其特征在于，包含：一基板，包含一半导体鳍；以及一栅极堆叠，设置在该半导体鳍上，其中该栅极堆叠包含：一介电层，设置在该半导体鳍上方；一金属堆叠，设置在该介电层上方并且具有一第一金属层及在该第一金属层上方的一第二金属层，其中该第一金属层及该第二金属层具有一第一元素，并且该第一元素在该第一金属层中的一百分比高于在该第二金属层中；以及一栅电极，设置在该金属堆叠上方。

【技术特征摘要】
2017.11.30 US 62/593,109;2018.08.28 US 16/115,3901.一种半导体元件，其特征在于，包含：一基板，包含一半导体鳍；以及一栅极堆叠，设置在该半导体...

【专利技术属性】
技术研发人员：江欣哲，曾主元，梁春昇，叶志扬，王淑慧，叶震亚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71