一种集成VDMOS的JCD集成器件及其制备方法技术

一种集成VDMOS的JCD集成器件及其制备方法，属于功率半导体集成技术领域。本发明专利技术首次实现了在同一芯片上制作JFET﹑CMOS﹑VDMOS，同时还能将poly电容、poly电阻以及poly二极管等无源元件与之集成构成电路。本发明专利技术不仅结合VDMOS的高开关速度、高耐压和JFET器件的优越的模拟特性和低噪声特性、温度稳定性和抗辐照能力强以及CMOS部分的高集成度等优点，而且同时也为功率电路设计带来极大的灵活性。本发明专利技术整体工艺使用掩模版次较少，工艺层次的复用性强，有利于制造成本的控制；在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性，运用本发明专利技术JCD集成技术制得的芯片具有更好的综合性能，有利于单片式功率系统集成的发展。

A JCD Integrated Device Integrated with VDMOS and Its Fabrication Method

The invention relates to a JCD integrated device integrated with VDMOS and a preparation method thereof, belonging to the field of power semiconductor integration technology. For the first time, the invention realizes the fabrication of JFET, CMOS, VDMOS on the same chip, and also integrates passive components such as poly capacitor, poly resistance and poly diode into a circuit. The invention not only combines the advantages of VDMOS high switching speed, high voltage withstand, JFET excellent analog characteristics and low noise characteristics, strong temperature stability and radiation resistance, and high integration of CMOS parts, but also brings great flexibility to power circuit design. The overall process of the invention uses fewer masks, has strong reusability at the process level, and is conducive to the control of manufacturing cost; realizes high and low voltage compatibility, high performance, high efficiency and high reliability in a limited chip area; the chip made by using the JCD integration technology of the invention has better comprehensive performance, and is conducive to the development of Monolithic Power System integration.

【技术实现步骤摘要】
一种集成VDMOS的JCD集成器件及其制备方法
本专利技术属于功率半导体集成
，具体涉及一种集成VDMOS的JCD集成器件及其制备方法。
技术介绍
40多年来，半导体技术沿着摩尔定律的路线不断缩小芯片特征尺寸，然而目前半导体技术已经发展到一个瓶颈：随着线宽的越来越小，制造成本呈指数上升；而且随着线宽接近纳米尺度，量子效应越来越明显，同时芯片的泄漏电流也越来越大。因此半导体技术的发展必须考虑“后摩尔时代”问题。2005年国际半导体技术发展路线图(internationaltechnologyroadmapforsemiconductors，简称ITRS)提出了超越摩尔定律(morethanMoore)的概念。功率半导体器件和功率集成技术在morethanMoore中扮演十分重要的角色，主要用于现代电子系统中的变频、变压、变流、功率放大、功率管理等功率处理电路，也是当今消费类电子、工业控制和国防装备等领域中的关键技术之一。功率集成电路(powerintegratedcircuit)是指将高压功率器件与控制电路、外围接口电路及保护电路等集成在同一芯片的集成电路，是系统信号处理部分和执行部分的桥梁。功率集成技术要实现高压器件和低压器件的工艺兼容，尤其要选择合适的隔离技术，为控制制造成本，还必须考虑工艺层次的复用性。随着电子系统应用需求的发展，要求集成更多的低压逻辑电路和存储模块，实现复杂的智能控制；作为强弱电桥梁的功率集成电路还必须实现低功耗和高效率；恶劣的应用环境要求其具有良好的性能和可靠性。因此，功率集成技术需要在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性。BCD(Bipolar-CMOS-DMOS)集成技术是现目前主流的功率半导体集成技术，其将高精度的Bipolar模拟电路、高集成度的CMOS逻辑电路和大功率的DMOS器件集成到同一个芯片上，结合了双极型电路的低噪声、高精度、大电流密度，CMOS电路的低功耗、高集成度、逻辑控制简单以及DMOS器件的高输入阻抗、高功率容量、开关速度快、热稳定性好等诸多优势。其中的双极型器件为电流控制多子和少子工作的器件，由于双极型器件制造工艺复杂，难以实现大规模集成。电子行业的飞速进步对功率集成提出了越来越高的要求，电力电子器件的复合化、模块化及功率集成逐渐成为了行业主流需求。JFET作为电压控制多子工作的器件，具有线性模拟度好，并且由于其沟道是位于体内的，故具有输入阻抗高、1/f噪声小、温漂小等优点，因此一般将其用作运放的输入对管，以有效降低失调，保证A/D、D/A转换器的转换精度和低压差线性稳压器(lowdropoutregulator，简称LDO)较小的静态输出电流。CMOS由N沟道和P沟道MOS场效应晶体管对管构成，以推挽形式工作来实现逻辑功能，CMOS逻辑器件凭借其高集成度、强抗干扰和超低功耗逐渐成为了集成电路的主流器件。功率输出级DMOS管是功率集成电路的核心和关键。DMOS主要有两种类型。垂直双扩散金属氧化物半导体场效应管VDMOS和横向双扩散金属氧化物场效应管LDMOS。后者由于更容易与CMOS工艺兼容而被广泛采用。LDMOS是一种双扩散结构的功率器件，其导通电阻RON与器件耐压BV存在RON∝BV2.3～2.6的关系，使得器件的耐压和导通电阻存在矛盾关系，限制了LDMOS器件的高压应用。为了克服这个问题，在1979年，J.A.Apples等人提出了Resurf(ReduceSurfaceField)技术，2001年Y.S.Huang又提出了DoubleResurf技术，广泛应用于体硅和SOILDMOS器件中，DoubleResurf技术通过在器件的漂移区表面引入一个相反掺杂类型半导体降场层，以此来改变器件内部的纵向电场分布，在保证高击穿电压的同时，还可以提高漂移区浓度，降低器件的导通电阻，优化器件耐压和导通电阻的矛盾关系。单芯片集成的半导体功率电路一直以来都是功率电子学界的研究热点。现有技术中通常是分立使用JFET器件、CMOS器件和DMOS器件来构成功率电路，这样系统的元件数、互连数和焊点数较多，导致系统可靠性差、功耗大、成本高、体积和重量大，无法满足电子行业轻量化和集成化的发展趋势。故而，实现有源元件JFET、CMOS、DMOS器件的单片集成也成为了本领域技术人员亟待解决的技术问题，JFET-CMOS-DMOS集成器件的开发意义重大。然而，JFET器件的集成技术目前还存在兼容性、JFET器件性能不佳等诸多问题。由于JFET器件本身双栅结构的特殊性，技术人员在面对实现低压JFET与高压控制部分、低压逻辑部分的单片集成，高压DMOS与低压JFET部分的兼容以及JFET与CMOS部分的兼容仍然存在集成障碍，由于JFET器件的制造工艺复杂，其饱和特性和夹断特性难以同时满足应用要求，致使JFET器件性能以及相关集成运放的发展受到限制。
技术实现思路
鉴于上文所述，本专利技术针对现目前采用分离JFET、CMOS和DMOS器件设计功率集成电路所存在的缺陷，提供一种集成VDMOS的JCD(JFET-CMOS-DMOS)集成器件，利用单片集成技术将包括低压P沟道JFET(PJFET)、低压CMOS和高压VDMOS的有源元件和无源元件(或没有无源元件)集成在同一芯片上。为了实现上述目的，本专利技术的技术方案如下：一种集成VDMOS的JCD集成器件，其特征在于，包括集成于同一P型衬底1上的低压PJFET器件区、低压CMOS器件区和高压VDMOS器件区；所述P型衬底1的表面上具有第一N型外延层4，所述第一N型外延层4的表面上具有第二N型外延层8；所述高压VDMOS器件区设置在所述第一N型外延层4和第二N型外延层8中，所述低压PJFET器件区和低压CMOS器件区设置在所述第二N型外延层8中，并且各个器件区彼此隔离；在所述高压VDMOS器件区下方的P型衬底1和第一N型外延层4之间具有第一N+埋层201；在所述低压CMOS器件区下方的第一N型外延层4和第二N型外延层8之间具有第二N+埋层202；在所述低压PJFET器件区下方的第一N型外延层4和第二N型外延层8之间具有第三N+埋层203。进一步地，所述高压VDMOS器件区包括第二N型外延层8中的两个相互独立且彼此隔离的P阱121、122，每个P阱中包括并排相连的一个N+源区和一个P+接触区；两个P阱121、122中的N+源区161、162相对靠近而P+接触区171、172相对远离；P+接触区171、172和部分N+源区161、162通过源极金属20相连接；N+源区161、162及位于N+源区161、162之间的P阱121、122和第二N型外延层8的表面具有栅氧化层14，所述栅氧化层14的上表面覆盖有多晶硅栅区151；所述多晶硅栅区151和栅氧化层14四周通过介质层18与源极金属20隔离。在高压VDMOS器件区的两侧分别具有相互连通的第一N型穿通区501和第二N型穿通区901以及相互连通的第一N型穿通区502和第二N型穿通区902，所述第一N型穿通区501、502设置在第一N型外延层4中，第二N型穿通区901、902设置在第二N型外延层8中；两个第一N型穿通区501、502分别与所述第一N+埋层201的两侧相连；两本文档来自技高网...

【技术保护点】
1.一种集成VDMOS的JCD集成器件，其特征在于，包括集成于同一P型衬底(1)上的低压PJFET器件区、低压CMOS器件区和高压VDMOS器件区；所述P型衬底(1)的表面上具有第一N型外延层(4)，所述第一N型外延层(4)的表面上具有第二N型外延层(8)；所述高压VDMOS器件区设置在所述第一N型外延层(4)和第二N型外延层(8)中，所述低压PJFET器件区和低压CMOS器件区设置在所述第二N型外延层(8)中，并且各个器件区彼此隔离；在所述高压VDMOS器件区下方的P型衬底(1)和第一N型外延层(4)之间具有第一N+埋层(201)；在所述低压CMOS器件区下方的第一N型外延层(4)和第二N型外延层(8)之间具有第二N+埋层(202)；在低压PJFET器件区下方的第一N型外延层(4)和第二N型外延层(8)之间具有第三N+埋层(203)。

【技术特征摘要】
1.一种集成VDMOS的JCD集成器件，其特征在于，包括集成于同一P型衬底(1)上的低压PJFET器件区、低压CMOS器件区和高压VDMOS器件区；所述P型衬底(1)的表面上具有第一N型外延层(4)，所述第一N型外延层(4)的表面上具有第二N型外延层(8)；所述高压VDMOS器件区设置在所述第一N型外延层(4)和第二N型外延层(8)中，所述低压PJFET器件区和低压CMOS器件区设置在所述第二N型外延层(8)中，并且各个器件区彼此隔离；在所述高压VDMOS器件区下方的P型衬底(1)和第一N型外延层(4)之间具有第一N+埋层(201)；在所述低压CMOS器件区下方的第一N型外延层(4)和第二N型外延层(8)之间具有第二N+埋层(202)；在低压PJFET器件区下方的第一N型外延层(4)和第二N型外延层(8)之间具有第三N+埋层(203)。2.根据权利要求1所述的一种集成VDMOS的JCD集成器件，其特征在于，所述高压VDMOS器件区包括第二N型外延层(8)中的两个相互独立且彼此隔离的P阱(121、122)，每个P阱中包括并排相连的一个N+源区和一个P+接触区；两个P阱(121、122)中的N+源区(161、162)相对靠近而P+接触区(171、172)相对远离；P+接触区(171、172)和部分N+源区(161、162)通过源极金属(20)相连接；N+源区(161、162)及位于N+源区(161、162)之间的P阱(121、122)和第二N型外延层(8)的表面具有栅氧化层(14)，所述栅氧化层(14)的上表面覆盖有多晶硅栅区(151)；所述多晶硅栅区(151)和栅氧化层(14)四周通过介质层(18)与源极金属(20)隔离；在高压VDMOS器件区的两侧分别具有相互连通的第一N型穿通区(501)和第二N型穿通区(901)以及相互连通的第一N型穿通区(502)和第二N型穿通区(902)，所述第一N型穿通区(501、502)设置在第一N型外延层(4)中，第二N型穿通区(901、902)设置在第二N型外延层(8)中；两个第一N型穿通区(501、502)分别与所述第一N+埋层(201)的两侧相连；两个第二N型穿通区(901、902)的表面分别具有漏极金属(19)；所述漏极金属(19)与所述源极金属(20)之间具有介质层(18)；所述低压CMOS器件区包括低压PMOS器件区和低压NMOS器件区；具体地，所述NMOS器件区包括第二N型外延层(8)中的P阱(123)，所述P阱(123)中具有分别与接触电极金属(21)相连的P+接触区(173)、与源极金属(22)相连的N+源极区(163)以及与漏极金属(23)相连的N+漏极区(164)；N+源极区(163)与N+漏极区(164)之间的P阱(123)表面具有栅氧化层(14)，所述栅氧化层(14)的上表面覆盖有多晶硅栅区(152)；所述接触电极金属(21)、源极金属(22)和漏极金属(23)之间以及多晶硅栅区(152)表面具有介质层(18)；所述PMOS器件区包括第二N型外延层(8)中分别与漏极金属(24)相连的P+漏极区(174)以及与源极金属(25)相连的P+源极区(175)；P+漏极区(174)和P+源极区(175)之间的第二N型外延层(8)表面具有栅氧化层(14)，所述栅氧化层(14)的上表面覆盖有多晶硅栅区(153)；所述漏极金属(24)和源极金属(25)之间具有介质层(18)；在靠近低压NMOS器件区的P+源极区(175)一侧的第二N型外延层(8)中具有与其接触电极金属(26)相连的第二N型穿通区(903)，所述第二N型穿通区(903)穿通第二N型外延层(8)且与第二N+埋层(202)相连；所述接触电极金属(26)与所述源极金属(25)之间具有介质层(18)；所述低压PJFET器件区包括第二N型外延层(8)中的P阱(124)，所述P阱(124)中具有分别与漏极金属(28)相连的P+漏区(176)和与源极金属(29)相连的P+源极区(177)；P+漏区(176)与P+源极区(177)之间的P阱(124)顶层具有与栅极金属(27)相连的N型栅极区(13)；所述源极金属(29)、漏极金属(28)和栅极金属(27)之间具有介质层(18)；所述低压PJFET器件区还包括在P阱(124)两侧分别设置一个第二N型穿通区，两侧的第二N型穿通区(904、905)分别与第三N+埋层(203)的两侧相连；两个第二N型穿通区(904、905)的表面分别设置有栅极金属(27)；所述栅极金属(27)与其他金属之间具有介质层(18)。3.根据权利要求1所述的一种集成VDMOS的JCD集成器件，其特征在于，所述JCD集成器件还包括集成于同一P型衬底(1)的阱电阻区、poly电容区、poly电阻区和poly二极管区中任一种或多种；所述阱电阻区设置在所述第二N型外延层(8)中；所述阱电阻区包括第二N型外延层(8)中的P阱(125)，所述P阱(125)中具有两个独立且相隔开的P阱接触区(178、179)，两个P阱接触区(178、179)上方分别与接触电极金属(30、31)相连，接触电极金属(30、31)之间具有介质层(18)；所述poly电容区设置在所述第二N型外延层(8)中；所述poly电容包括第二N型外延层(8)中的P阱(126)，所述P阱(126)中设置有两个相互独立且彼此隔离的P阱接触区(1710、1711)；P阱接触区(1710、1711)与其上方对应的接触电极金属(32、34)相连；两个P阱接触区(1710、1711)之间的P阱(126)表面具有栅氧化层(14)，所述栅氧化层(14)的上表面覆盖有与接触电极金属(33)相连的多晶硅(154)；所述接触电极金属(32、33、34)之间设置有介质层(18)；所述P阱(805)的两侧的第二N型外延层(8)表面具有场氧化层(11)；所述poly电阻区设置在所述第二N型外延层(8)上方，所述poly电阻区与第二N型外延层(8)之间具有场氧化层(11)；所述poly电阻区包括P型掺杂区(155)和设置在P型掺杂区(155)两侧并相连的接触电极金属(35、36)；接触电极金属(35、36)之间设置有介质层(18)；所述poly二极管区设置在所述第二N型外延层(8)上方，所述poly二极管区与第二N型外延层(8)之间具有场氧化层(11)；所述poly二极管区包括设置在场氧化层(11)表面并排相连的N型掺杂阴极区(156)和P型掺杂阳极区(157)、与N型掺杂阴极区(156)相连的阴极金属(374)和与P型掺杂阳极区(157)相连的阳极金属(38)；阴极金属(37)和阳极金属(38)之间具有介质层(18)。4.根据权利要求1所述的一种集成VDMOS的JCD集成器件，其特征在于，在低压CMOS器件区的两侧分别具有一个P+埋层，P+埋层(301、302)设置在P型衬底(1)和第一N型外延层(4)之间；在低压CMOS器件区的两侧还包括相互连通的第一P型隔离区(601)和第二P型隔离区(701)以及相互连通的第一P型隔离区(602)和第二P型隔离区(702)，所述第一P型隔离(601、602)设置在第一N型外延层(4)中，第二P型隔离区(70...

【专利技术属性】
技术研发人员：李泽宏，蒲小庆，王志明，杨尚翰，任敏，张金平，高巍，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51