一种半导体器件结构和形成方法技术

本发明专利技术公开了一种半导体器件结构，使用常规半导体衬底进行器件的制造，通过背面沟槽隔离与浅沟槽隔离相连，实现了器件之间完全的介质隔离；背面沟槽隔离底部与N+源漏和P+源漏接触，消除了N+源漏与P阱、P+源漏与N阱之间的寄生电容，提高了MOS器件的开关速度；通过背面N+注入和P+注入、背面接触孔和背面金属层工艺，实现了NMOS的P阱接地，PMOS的N阱接电源，减小了体接触的串联电阻，从而避免了SOI器件的浮体效应；并且背面接触孔与硅衬底上的N阱有源区和P阱有源区侧壁相连，器件中产生的热量可以通过接触孔和金属层快速导出，避免了自加热效应，防止了器件性能的劣化。本发明专利技术还公开了一种半导体器件结构的形成方法。

【技术实现步骤摘要】
一种半导体器件结构和形成方法
本专利技术涉及半导体加工
，更具体地，涉及一种半导体器件结构和形成方法。
技术介绍
半个世纪以来，半导体产业一直按照摩尔定律按部就班地进行晶体管尺寸的缩小、晶体管密度的提高和性能的提升。然而，随着平面结构的体硅晶体管器件尺寸越来越接近物理极限，摩尔定律也越来越接近于它的终结；因此，一些被称为“非经典CMOS”的半导体器件新结构被提出。这些技术包括FinFET、碳纳米管和绝缘体上硅(silicononinsulator，SOI)，绝缘层上的锗硅(SiGeoninsulator：SiGeOI)和绝缘层上的锗(Geoninsulator：GeOI)等。通过这些新结构可以将半导体器件的性能进一步提升。其中，绝缘体上的半导体器件由于其工艺简单和性能优越，引起了广泛关注。绝缘体上的半导体是一种将器件制作在绝缘层上而非传统硅衬底上，从而实现单个晶体管的全介质隔离的技术。相比传统的平面体硅工艺，SOI技术具有高速、低功耗和集成度高的优势。随着CMOS工艺进入深亚微米阶段，为了得到高性能和低功耗的器件，SOI，SiGeOI&GeOI越来越受到关注。与体硅器件相比较，独特的绝缘埋氧层把器件与衬底隔开，实现单个晶体管的全介质隔离，消除了衬底对器件的影响(即体效应)，从根本上消除体硅CMOS器件的闩锁(Latch-Up)，并在很大程度上抑制了体硅器件的寄生效应，充分发挥了硅集成技术的潜力，大大提高了电路的性能，工作性能接近于理想器件。无论是在器件的尺寸减小还是在射频亦或是在低压、低功耗等应用方面，都表明它将是未来SoC的主要技术。利用绝缘体上半导体技术，可以实现逻辑电路、模拟电路、RF电路在很小的互扰情况下集成在一个芯片上，具有非常广阔的发展前景，并成为研究和开发高速度、低功耗、高集成度及高可靠性大规模集成电路的重要技术。但由于绝缘体上的半导体器件全隔离的器件结构，也同时引起了部分器件参数性能的劣化。如图1所示，其为传统非全耗尽绝缘体上硅器件的截面图。通常SOI硅片通过SIMOX或SMARTCUT技术进行加工，最终形成衬底硅片10、二氧化硅绝缘介质11和器件硅层12的三层结构；然后再在器件硅层12中进行CMOS(即NMOS和PMOS)器件的制造，最后进行接触孔13和后道金属互连15制作，形成电路结构。由于NMOS和PMOS管被沟槽隔离16和二氧化碳介质层12包围，因此实现了器件和器件之间的全隔离。但由于器件被全隔离，图1中的NMOS和PMOS的体区14就无法和电源或地形成有效连接，形成所谓的浮体效应。虽然可以通过器件版图对浮体效应进行改善，但由于体区14电阻较大，当体接触区离开沟道区较远时，浮体效应还是会表现出来，从而造成MOS管输出曲线的异常。同时，体区14下方的二氧化硅12导热性较差，造成了器件的自加热效应，使得器件的载流子迁移率下降，器件性能劣化。此外，SOI硅片的制备工艺复杂，制造成本较高。因此，需要一种新型半导体器件，可以使用较低成本的半导体衬底进行制造，而无需使用SOI硅片，同时可以避免SOI器件的浮体效应和自加热效应。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种半导体器件结构和形成方法。为实现上述目的，本专利技术的技术方案如下：一种半导体器件结构，包括：设于半导体衬底正面和背面的多个结构；其中，设于所述半导体衬底正面的结构包括：位于所述半导体衬底的正面上的浅沟槽隔离，阱有源区，源漏和栅极；位于所述半导体衬底的正面表面上的后道介质层，以及位于所述后道介质层中的后道金属互连层；设于所述半导体衬底背面的结构包括：位于所述半导体衬底的背面上的背面沟槽隔离和重掺杂注入区；所述背面沟槽隔离相连位于所述浅沟槽隔离和源漏的上方，并将所述浅沟槽隔离和源漏完全覆盖，所述重掺杂注入区相连位于所述阱有源区的上方；位于所述半导体衬底的背面表面上的背面介质层，位于所述背面介质层中且下端连接所述重掺杂注入层和阱有源区的背面接触孔，以及相连位于所述背面接触孔上端上的背面金属层；其中，所述背面接触孔的侧壁向下延伸至至少与所述重掺杂注入层的侧壁相接。进一步地，所述背面接触孔为1至多个；其中，当所述阱有源区的宽度小于背面接触孔的最小设计规则时，采用1个所述背面接触孔，并使其侧壁向下延伸至至少与所述重掺杂注入层的侧壁相接；当所述阱有源区的宽度大于背面接触孔的最小设计规则时，采用多个所述背面接触孔，并使位于最外侧的两个所述背面接触孔的外侧壁向下延伸至至少与所述重掺杂注入层的侧壁相接。进一步地，所述背面接触孔的侧壁向下延伸至与所述重掺杂注入层和阱有源区的侧壁同时相接。进一步地，所述半导体器件结构为NMOS或PMOS结构。进一步地，所述半导体器件结构为NMOS和PMOS交替排列的结构，所述NMOS和PMOS之间通过上下相连的浅沟槽隔离和背面沟槽隔离所形成的全隔离结构相隔离。进一步地，当所述半导体器件结构为NMOS结构时，所述阱有源区为P阱有源区，所述重掺杂注入区为P+注入区；当所述半导体器件结构为PMOS结构时，所述阱有源区为N阱有源区，所述重掺杂注入区为N+注入区。一种半导体器件结构的形成方法，包括：提供一半导体衬底，在所述半导体衬底的正面上形成浅沟槽隔离，NMOS的P阱有源区、N+源漏和栅极，PMOS的N阱有源区、P+源漏和栅极；在所述半导体衬底的正面表面上淀积形成后道介质层，并在后道介质层中形成接触孔和后道金属互连层；将所述半导体衬底进行倒置，使所述后道介质层的表面与一载片进行粘合；然后进行第一退火；对所述半导体衬底进行背面减薄，使减薄后的所述半导体衬底厚度小于N阱有源区和P阱有源区的注入深度；在NMOS的P阱有源区中进行P+注入，在PMOS的N阱有源区中进行N+注入；然后进行第二退火，进行N+注入和P+注入的激活；在所述半导体衬底的背面上形成背面沟槽，在背面沟槽内进行介质填充，形成与浅沟槽隔离和源漏上下相连的背面沟槽隔离，所述背面沟槽隔离从上方将所述浅沟槽隔离和源漏完全覆盖，从而形成NMOS和PMOS之间的全隔离结构；在所述半导体衬底的背面表面上淀积形成背面介质层，并在背面介质层中进行背面接触孔的定义和填充，形成NMOS的背面接触孔和PMOS的背面接触孔，并使得背面接触孔的侧壁向下延伸，从而分别形成PMOS的背面接触孔与N+注入和N阱有源区、NMOS的背面接触孔与P+注入和P阱有源区之间的欧姆接触；在背面接触孔上形成背面金属层，通过背面金属层和电源、地的连接，来实现N阱有源区和P阱有源区的电源连接和地连接。进一步地，当N阱有源区/P阱有源区的宽度小于背面接触孔的最小设计规则时，在PMOS/NMOS形成1个背面接触孔，并使该1个背面接触孔的侧壁向下延伸与N+注入和N阱有源区/P+注入和P阱有源区的侧壁同时相接；当N阱有源区/P阱有源区的宽度大于背面接触孔的最小设计规则时，在PMOS/NMOS形成多个背面接触孔，并使位于最外侧的两个背面接触孔的外侧壁向下延伸与N+注入和N阱有源区/P+注入和P阱有源区的侧壁相接。进一步地，所述半导体衬底为硅、锗、碳化硅或氮化镓衬底，或磷化铟的单质衬底，或磷化铟的化合物衬底；所述背面沟槽隔离中的填充介质为二氧化硅、氮化硅和氮氧化硅中的一种或几种。进一步本文档来自技高网...

【技术保护点】
1.一种半导体器件结构，其特征在于，包括：设于半导体衬底正面和背面的多个结构；其中，设于所述半导体衬底正面的结构包括：位于所述半导体衬底的正面上的浅沟槽隔离，阱有源区，源漏和栅极；位于所述半导体衬底的正面表面上的后道介质层，以及位于所述后道介质层中的后道金属互连层；设于所述半导体衬底背面的结构包括：位于所述半导体衬底的背面上的背面沟槽隔离和重掺杂注入区；所述背面沟槽隔离相连位于所述浅沟槽隔离和源漏的上方，并将所述浅沟槽隔离和源漏完全覆盖，所述重掺杂注入区相连位于所述阱有源区的上方；位于所述半导体衬底的背面表面上的背面介质层，位于所述背面介质层中且下端连接所述重掺杂注入层和阱有源区的背面接触孔，以及相连位于所述背面接触孔上端上的背面金属层；其中，所述背面接触孔的侧壁向下延伸至至少与所述重掺杂注入层的侧壁相接。

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：设于半导体衬底正面和背面的多个结构；其中，设于所述半导体衬底正面的结构包括：位于所述半导体衬底的正面上的浅沟槽隔离，阱有源区，源漏和栅极；位于所述半导体衬底的正面表面上的后道介质层，以及位于所述后道介质层中的后道金属互连层；设于所述半导体衬底背面的结构包括：位于所述半导体衬底的背面上的背面沟槽隔离和重掺杂注入区；所述背面沟槽隔离相连位于所述浅沟槽隔离和源漏的上方，并将所述浅沟槽隔离和源漏完全覆盖，所述重掺杂注入区相连位于所述阱有源区的上方；位于所述半导体衬底的背面表面上的背面介质层，位于所述背面介质层中且下端连接所述重掺杂注入层和阱有源区的背面接触孔，以及相连位于所述背面接触孔上端上的背面金属层；其中，所述背面接触孔的侧壁向下延伸至至少与所述重掺杂注入层的侧壁相接。2.根据权利要求1所述的半导体器件结构，其特征在于，所述背面接触孔为1至多个；其中，当所述阱有源区的宽度小于背面接触孔的最小设计规则时，采用1个所述背面接触孔，并使其侧壁向下延伸至至少与所述重掺杂注入层的侧壁相接；当所述阱有源区的宽度大于背面接触孔的最小设计规则时，采用多个所述背面接触孔，并使位于最外侧的两个所述背面接触孔的外侧壁向下延伸至至少与所述重掺杂注入层的侧壁相接。3.根据权利要求1或2所述的半导体器件结构，其特征在于，所述背面接触孔的侧壁向下延伸至与所述重掺杂注入层和阱有源区的侧壁同时相接。4.根据权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构为NMOS或PMOS结构。5.根据权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构为NMOS和PMOS交替排列的结构，所述NMOS和PMOS之间通过上下相连的浅沟槽隔离和背面沟槽隔离所形成的全隔离结构相隔离。6.根据权利要求4或5所述的半导体器件结构，其特征在于，当所述半导体器件结构为NMOS结构时，所述阱有源区为P阱有源区，所述重掺杂注入区为P+注入区；当所述半导体器件结构为PMOS结构时，所述阱有源区为N阱有源区，所述重掺杂注入区为N+注入区。7.一种半导体器件结构的形成方法，其特征在于，包括：提供一半导体衬底，在所述半导体衬底的正面上形成浅沟槽...

【专利技术属性】
技术研发人员：顾学强，
申请(专利权)人：上海微阱电子科技有限公司，
类型：发明
国别省市：上海,31