半导体器件制造技术

所提供的半导体器件可以包括具有NMOS区和PMOS区的衬底，以及在NMOS区中的第一晶体管，该第一晶体管包括第一栅极堆叠和在第一栅极堆叠的至少一侧上的第一源极/漏极区。该半导体器件还可以包括在PMOS区中的第二晶体管，该第二晶体管包括第二栅极堆叠和在第二栅极堆叠的至少一侧上的第二源极/漏极区。第一栅极堆叠可以包括可以顺序层叠的第一绝缘膜、第一厚度的第一栅电极层、附加栅电极层、以及第一硅层。第二栅极堆叠可以包括可以顺序层叠的第二绝缘膜、大于第一厚度的第二厚度的第四栅电极层、附加栅电极层和第二硅层。

【技术实现步骤摘要】
半导体器件
本公开涉及半导体器件。
技术介绍
诸如动态随机存取存储器(DRAM)的半导体存储元件可以包括单元阵列区和外围区或核心-外围区。具体地，外围区或核心-外围区可以包括其中形成PMOS晶体管的区域以及其中形成NMOS晶体管的区域。最近，具有不同结构的栅极结构已经设置在其中形成PMOS晶体管的区域和其中形成NMOS晶体管的区域中。
技术实现思路
本公开的各方面提供了用于制造具有改善的操作特性的半导体器件的方法。然而，本公开的方面不限于这里给出的那些。通过参考这里给出的本专利技术构思的各种示例实施方式的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员将变得更加明显。根据本公开的一些方面，可以提供半导体器件。该半导体器件可以包括包含NMOS区和PMOS区的衬底、在NMOS区中的第一晶体管和在PMOS区中的第二晶体管。第一晶体管可以包括第一栅极堆叠和在第一栅极堆叠的至少一侧上的第一源极/漏极区。第二晶体管可以包括第二栅极堆叠和在第二栅极堆叠的至少一侧上的第二源极/漏极区。第一栅极堆叠可以包括可以顺序层叠的第一高介电常数绝缘膜、具有第一厚度的第一栅电极层、第二栅电极层、第三栅本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：包括NMOS区和PMOS区的衬底；在所述NMOS区中的第一晶体管，其中所述第一晶体管包括第一栅极堆叠和在所述第一栅极堆叠的至少一侧上的第一源极/漏极区；和在所述PMOS区中的第二晶体管，其中所述第二晶体管包括第二栅极堆叠和在所述第二栅极堆叠的至少一侧上的第二源极/漏极区，其中所述第一栅极堆叠包括顺序层叠的第一高介电常数绝缘膜、具有第一厚度的第一栅电极层、第二栅电极层、第三栅电极层和第一硅层，其中所述第二栅极堆叠包括顺序层叠的第二高介电常数绝缘膜、具有大于所述第一厚度的第二厚度的第四栅电极层、第五栅电极层、第六栅电极层和第二硅层，并且其中所述第二栅电极层和所述第五栅电极...

【技术特征摘要】
2017.09.25 KR 10-2017-01233121.一种半导体器件，包括：包括NMOS区和PMOS区的衬底；在所述NMOS区中的第一晶体管，其中所述第一晶体管包括第一栅极堆叠和在所述第一栅极堆叠的至少一侧上的第一源极/漏极区；和在所述PMOS区中的第二晶体管，其中所述第二晶体管包括第二栅极堆叠和在所述第二栅极堆叠的至少一侧上的第二源极/漏极区，其中所述第一栅极堆叠包括顺序层叠的第一高介电常数绝缘膜、具有第一厚度的第一栅电极层、第二栅电极层、第三栅电极层和第一硅层，其中所述第二栅极堆叠包括顺序层叠的第二高介电常数绝缘膜、具有大于所述第一厚度的第二厚度的第四栅电极层、第五栅电极层、第六栅电极层和第二硅层，并且其中所述第二栅电极层和所述第五栅电极层包括镧。2.根据权利要求1所述的半导体器件，其中所述第一晶体管还包括在所述第一栅极堆叠的至少一侧上的第一栅极间隔物，其中所述第一栅电极层、所述第二栅电极层和所述第三栅电极层以及所述第一硅层在所述第一栅极间隔物之间，其中所述第一高介电常数绝缘膜不在所述第一栅极间隔物的侧壁与所述第一栅电极层、所述第二栅电极层和所述第三栅电极层的侧壁之间延伸，其中所述第二晶体管还包括在所述第二栅极堆叠的至少一侧上的第二栅极间隔物，其中所述第四栅电极层、所述第五栅电极层和所述第六栅电极层以及所述第二硅层在所述第二栅极间隔物之间，并且其中所述第二高介电常数绝缘膜仅部分地在所述第二栅极间隔物的侧壁与所述第四栅电极层、所述第五栅电极层和所述第六栅电极层的侧壁之间延伸。3.根据权利要求1所述的半导体器件，其中所述第四栅电极层包括顺序层叠的第一金属层、第二金属层和第三金属层，并且其中所述第二金属层包括与所述第一金属层和所述第三金属层中包括的材料不同的材料。4.根据权利要求3所述的半导体器件，其中所述第一金属层和所述第三金属层中的每个包括钛或钽。5.根据权利要求3所述的半导体器件，其中所述第二金属层包括铝。6.根据权利要求1所述的半导体器件，其中所述第一栅电极层直接在所述第一高介电常数绝缘膜上，并且所述第四栅电极层直接在所述第二高介电常数绝缘膜上。7.根据权利要求1所述的半导体器件，其中所述衬底包括单元阵列区和外围区，其中所述NMOS区和所述PMOS区被包括在所述外围区中，并且其中，所述单元阵列区包括掩埋栅结构。8.一种半导体器件，包括：衬底，包括包含掩埋栅极结构的单元阵列区以及包含具有不同导电类型的NMOS区和PMOS区的外围区；在所述NMOS区中的第一晶体管，其中所述第一晶体管包括第一栅极堆叠、在所述第一栅极堆叠的至少一侧上的第一源极/漏极区、以及在所述第一栅极堆叠下方的第一沟道区；和在所述PMOS区中的第二晶体管，其中所述第二晶体管包括第二栅极堆叠、在所述第二栅极堆叠的至少一侧上的第二源极/漏极区、以及在所述第二栅极堆叠下方的第二沟道区，其中所述第一栅极堆叠包括顺序层叠的第一高介电常数绝缘膜、具有第一厚度的第一栅电极层、第二栅电极层、第三栅电极层和第一硅层，其中所述第二栅极堆叠包括顺序层叠的第二高介电常数绝缘膜、具...

【专利技术属性】
技术研发人员：洪炯硕，金硕埙，李仁熙，李惠兰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR