闪存结构及其控制方法技术

本发明专利技术涉及一种闪存结构，包括：在衬底上形成的纳米线，沿所述纳米线的延伸方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接；以及第一围栅结构和第二围栅结构，沿垂直于所述纳米线的延伸方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。本申请利用闪存结构的闪存器件可以较双位和单位存储方式的闪存器件在存储容量方面得到提高。在闪存结构中，沟道区设计在衬底上的纳米线上，从而第一围栅结构和/或第二围栅结构均对沟道区具有良好静电控制能力，有利于抵御在器件尺寸缩小时遇到的短沟道效应及栅极泄漏的问题。

Flash Memory Structure and Its Control Method

The invention relates to a flash memory structure, which comprises: a nanowire formed on a substrate along the extension direction of the nanowire, a channel area on the nanowire and source and drain ends on both sides of the channel area, which are connected with the source and drain areas in the substrate respectively; a first and second gate structures along the vertical direction of the nanowire. The extended direction of the nanowires, the first and the second gate structures are isolated from each other and enclosed on both sides of the channel area. In this application, the storage capacity of the flash device using the flash memory structure can be improved compared with that of the dual unit and unit storage mode. In the flash memory structure, the channel region is designed on the nanowires on the substrate, so the first and/or second gate structures have good electrostatic control ability to the channel region, which is beneficial to resist the short channel effect and gate leakage problems encountered when the device size is reduced.

【技术实现步骤摘要】
闪存结构及其控制方法
本专利技术涉及半导体领域，特别涉及一种闪存结构及其控制方法。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路。其中，存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪存(FlashMemory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。现有的闪存中，通常是采用1位存储方式(Single-Bit)或者双位存储方式(2-Bit)的结构进行存储，但是两个存储位设计的存储容量比较小，不能满足当今市场对大容量存储器的需求。并且在摩尔定律的指导下，闪存器件的尺寸越来越小，但是不能无限缩小，因为在缩小到一定程度使之达到其物理极限时，严重的短沟道效应和栅极泄漏电流将会出现。因此，现有的闪存器件的结构仍需改进。
技术实现思路
本专利技术提供了一种闪存结构，可以实现四位存储，对四个存储位中的任一个进行编程操作、擦除操作或读取操作。并抵御闪存结构尺寸缩小时遇到的短沟道效应及栅极泄漏的问题。本专利技术提供了一种闪存结构，包括：在衬底上形成的纳米线，沿所述纳米线的延伸方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接；以及第一围栅结构和第二围栅结构，沿垂直于所述纳米线的延伸方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。可选的，在所述闪存结构中，所述第一围栅结构包括沿所述纳米线的表面依次叠加的第一介质层、第一电荷存储层、第二介质层以及第一栅极层，所述第二围栅结构包括沿所述纳米线的表面依次叠加的第三介质层、第二电荷存储层、第四介质层以及第二栅极层，其中，所述第二电荷存储层的厚度大于所述第一电荷存储层的厚度，所述第一栅极层和所述第二栅极层中掺杂杂质的类型相反。可选的，在所述闪存结构中，所述第一栅极层中包括P型掺杂杂质，所述第二栅极层中包括N型掺杂杂质。可选的，在所述闪存结构中，所述第一电荷存储层的厚度范围为3nm～5nm，所述第二电荷存储层的厚度范围为48nm～52nm。可选的，在所述闪存结构中，所述第一介质层和所述第三介质层的厚度范围为2nm～4nm，所述第二介质层和所述第四介质层的厚度范围为5nm～7nm，所述第一栅极层和所述第二栅极层的厚度范围为80nm～100nm。可选的，在所述闪存结构中，所述纳米线的线径范围为4nm～6nm，长度范围为27nm～33nm。可选的，在所述闪存结构中，所述纳米线的材质包括锗硅。可选的，在所述闪存结构中，所述源极区和所述漏极区的材质包括锗硅或硅，并且，所述纳米线中锗的摩尔百分比浓度高于所述源极区和所述漏极区中锗的摩尔百分比浓度。可选的，在所述闪存结构中，所述电荷存储层的材质包括氮化硅，所述源极区和所述漏极区包括N型掺杂杂质。一种上述闪存结构的控制方法，对所述闪存结构的四个存储位中的任一个进行控制，其中，所述第一电荷存储层包括两个所述存储位，分别位于所述第一电荷存储层靠近所述源端的区域以及靠近所述漏端的区域，所述第二电荷存储层也包括两个存储位，分别位于所述第二电荷存储层靠近所述源端的区域以及所述漏端的区域；所述控制方法包括对指定的一个所述存储位进行编程操作、擦除操作或读取操作，所述指定的存储位与一个栅极层对应，所述栅极层为所述第一栅极层和所述第二栅极层中靠近所述指定的存储位的栅极层。可选的，在所述控制方法中，所述编程操作包括：在靠近所述指定的存储位的所述源端或所述漏端施加4.5V～5.5V的电压，远离所述指定的存储位的所述源端或所述漏端施加0V电压，并在对应的所述栅极层施加6.5V～7.5V的电压。可选的，在所述控制方法中，所述擦除操作包括：在靠近所述指定的存储位的所述源端或所述漏端施加4.5V～5.5V的电压，远离所述指定的存储位的所述源端或所述漏端施加0V电压，并在对应的所述栅极层施加-4.5V～-5.5V的电压。可选的，在所述控制方法中，所述读取操作包括：在远离所述指定的存储位的所述源端或所述漏端施加1V～1.5V的电压，靠近所述指定的存储位的所述源端或所述漏端施加0V电压，并扫描对应的所述栅极层的电压以获得一阈值电压数值，根据所述阈值电压数值判断所述指定的存储位的存储状态。可选的，在所述控制方法中，设定所述阈值电压数值对应的电流为1*10-6A，对所述对应的栅极层进行0V～3V电压扫描。本专利技术提供的闪存结构包括在衬底上形成的纳米线以及第一围栅结构和第二围栅结构，沿所述纳米线的径向方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接，沿垂直于所述纳米线的径向方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。上述第一围栅结构和所述第二围栅结构以半包围的方式(即部分包围并且有部分露出的包围方式)在纳米线上形成，并相互隔离(即电性上是独立的)，在对所述闪存结构进行控制时，可以在第一电荷存储层和第二电荷存储层分别靠近所述源端的区域和靠近所述漏端的区域形成四个存储位，从而能够实现四位存储。四位存储的设计可以大大提高存储容量(例如从“0000”到“1111”共有16中状态组合)，因此利用本专利技术的闪存结构的闪存器件可以较双位和单位存储方式的闪存器件在存储容量方面得到提高。同时本专利技术的闪存结构中，沟道区设计在衬底上的纳米线上，从而第一围栅结构和/或第二围栅结构均对沟道区具有良好静电控制能力，有利于抵御在器件尺寸缩小时遇到的短沟道效应及栅极泄漏的问题。本专利技术提供的上述闪存结构的控制方法，可以对上述闪存结构中任何一个指定的存储位进行编程操作、擦除操作或读取操作，有利于包括上述闪存结构的闪存器件的推广应用。附图说明图1为本专利技术实施例提供的闪存结构的示意图。图2为本专利技术实施例提供的闪存结构的横向剖面示意图。图3为本专利技术实施例提供的闪存结构的纵向剖面示意图。其中，10-第一围栅结构；11-第一介质层；12-第一电荷存储层；13-第二介质层；14-第一栅极层；15-隔离层；20-第二围栅结构；21-第三介质层；22-第二电荷存储层；23-第四介质层；24-第二栅极层；30-沟道区；40-纳米线；41-源端；42-漏端；51-第一存储位；52-第二存储位；53-第三存储位；54-第四存储位。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。本专利技术提供了一种闪存结构，如图1至图3，图1为本专利技术实施例提供的闪存结构的示意图；图2为本专利技术实施例提供的闪存结构本文档来自技高网...

【技术保护点】
1.一种闪存结构，其特征在于，包括：在衬底上形成的纳米线，沿所述纳米线的延伸方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接；以及第一围栅结构和第二围栅结构，沿垂直于所述纳米线的延伸方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。

【技术特征摘要】
1.一种闪存结构，其特征在于，包括：在衬底上形成的纳米线，沿所述纳米线的延伸方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接；以及第一围栅结构和第二围栅结构，沿垂直于所述纳米线的延伸方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。2.如权利要求1所述的闪存结构，其特征在于，所述第一围栅结构包括沿所述纳米线的表面依次叠加的第一介质层、第一电荷存储层、第二介质层以及第一栅极层，所述第二围栅结构包括沿所述纳米线的表面依次叠加的第三介质层、第二电荷存储层、第四介质层以及第二栅极层，其中，所述第二电荷存储层的厚度大于所述第一电荷存储层的厚度，所述第一栅极层和所述第二栅极层中掺杂杂质的类型相反。3.如权利要求2所述的闪存结构，其特征在于，所述第一栅极层中包括P型掺杂杂质，所述第二栅极层中包括N型掺杂杂质。4.如权利要求2所述的闪存结构，其特征在于，所述第一电荷存储层的厚度范围为3nm～5nm，所述第二电荷存储层的厚度范围为48nm～52nm。5.如权利要求2所述的闪存结构，其特征在于，所述第一介质层和所述第三介质层的厚度范围为2nm～4nm，所述第二介质层和所述第四介质层的厚度范围为5nm～7nm，所述第一栅极层和所述第二栅极层的厚度范围为80nm～100nm。6.如权利要求1所述的闪存结构，其特征在于，所述纳米线的线径范围为4nm～6nm，长度范围为27nm～33nm。7.如权利要求1所述的闪存结构，其特征在于，所述纳米线的材质包括锗硅。8.如权利要求7所述的闪存结构，其特征在于，所述源极区和所述漏极区的材质包括锗硅或硅，并且，所述纳米线中锗的摩尔百分比浓度高于所述源极区和所述漏极区中锗的摩尔百分比浓度。9.如权利...

【专利技术属性】
技术研发人员：顾经纶，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31