一种硅的深沟槽形成方法和半导体结构技术

本发明专利技术特别涉及一种硅的深沟槽形成方法和半导体结构。方法包括：在半导体硅晶片上沉积硬质掩膜层；对所述硬质掩膜层的预设区域进行刻蚀直到露出所述半导体硅晶片，在所述硬质掩膜层中形成至少一个纵切面为倒梯形的图形；以所述硬质掩膜层为掩膜刻蚀所述半导体硅晶片,在所述半导体硅晶片中与所述纵切面为倒梯形的图形对应位置形成深沟槽；去除所述硬质掩膜层，直至露出半导体硅晶片的上表面。本发明专利技术通过半导体硅晶片上形成倒梯形图形的硬质掩膜层作为掩膜，刻蚀半导体硅晶片可以在半导体硅晶片上得到更小和更深的沟槽。

Silicon deep groove forming method and semiconductor structure

The invention particularly relates to a method for forming a deep groove of silicon and a semiconductor structure. The method includes: in the semiconductor silicon wafer deposited on the hard mask layer; the preset area of the hard mask layer is etched until exposing the semiconductor silicon wafer, over the hard mask layer is formed in at least one longitudinal section is trapezoidal pattern; the hard mask layer as a mask for etching the semiconductor silicon the wafer in the semiconductor silicon wafer and the longitudinal section is trapezoidal shape corresponding position of forming a deep trench; the hard mask layer is removed to expose the upper surface of the semiconductor silicon wafer. The invention is formed by hard obtrapezoid graphics on the semiconductor silicon wafer and mask layer as a mask trench etching semiconductor silicon wafer can get smaller and deeper in the semiconductor silicon wafer.

【技术实现步骤摘要】
一种硅的深沟槽形成方法和半导体结构
本专利技术涉及半导体集成电路制造领域，特别涉及一种硅的深沟槽形成方法和半导体结构。
技术介绍
半导体技术正持续朝向缩小外观尺寸的方向发展，持续缩小至65纳米、45纳米甚至更小。伴随着半导体制造技术的发展线宽越来越小，光刻图形线宽对芯片制造过程中的电性的影响也越来越明显。当前硅的深沟在往更小更深的方向发展的过程中,光刻图形的小线宽可以通过光刻胶的厚度来调节，但是如果在减薄光刻胶厚度的基础上实现了小线宽光刻，后续刻蚀又会出现光刻胶的厚度无法满足保护被刻蚀物体的现象。在满足刻蚀保护所需光刻胶厚度的前提下，光刻图形的线宽却又无法向更小的尺寸发展。
技术实现思路
本专利技术提供了一种硅的深沟槽形成方法和半导体结构，解决以上所述技术问题。本专利技术解决上述技术问题的技术方案如下：一种硅的深沟槽形成方法，包括以下步骤：步骤1，在半导体硅晶片上沉积硬质掩膜层；步骤2，对所述硬质掩膜层的预设区域进行刻蚀直到露出所述半导体硅晶片，在所述硬质掩膜层中形成至少一个纵切面为倒梯形的图形；步骤3，以所述硬质掩膜层为掩膜刻蚀所述半导体硅晶片,在所述半导体硅晶片中与所述倒梯形图形对应位置形成深沟槽；步骤4，去除所述硬质掩膜层，直至露出半导体硅晶片的上表面。本专利技术的有益效果是：通过在半导体硅晶片上沉积硬质掩膜层，并在硬质掩膜层预设区域形成至少一个纵切面为倒梯形的图形，以所述纵切面为倒梯形图形的硬质掩膜层为掩膜，不仅可以实现光刻图形的小线宽而且可以有效的保护被刻蚀的半导体硅晶片，因此可以刻蚀出更小和更深的硅沟槽。在上述技术方案的基础上，本专利技术还可以做如下改进。进一步，步骤1中，所述硬质掩膜层为PETEOS薄膜或氮化硅薄膜。采用上述进一步方案的有益效果是：采用PETEOS薄膜或者氮化硅薄膜可以实现小线宽的光刻图形，而且还具有很好的抗刻蚀能力，可以更好的保护被刻蚀的半导体硅晶片。进一步，步骤1中，当所述硬质掩膜层为PETEOS薄膜时，采用等离子体增强化学气相沉积方法沉积所述PETEOS薄膜；或者当所述硬质掩膜层为氮化硅薄膜时，采用低压化学气相沉积方法沉积所述氮化硅薄膜。采用上述进一步方案的有益效果是：等离子体增强化学气相沉积方法沉积PETEOS薄膜成本低，薄膜质量好，采用低压化学气相沉积方法生长的氮化硅密度高，不易被氢氟酸腐蚀，广泛应用于集成电路芯片工艺的硬质掩膜层。进一步，步骤2中,采用干法刻蚀方法在所述硬质掩膜层中形成所述至少一个纵切面为倒梯形的图形。进一步，步骤3中，采用干法刻蚀方法在所述半导体硅晶片中形成所述深沟槽。采用上述进一步方案的有益效果是：干法刻蚀得到的图形精度高，不会出现湿法腐蚀产生的侧腐蚀，保证了图形的完整性。进一步，所述倒梯形图形的底部宽度范围为35nm～100nm，所述倒梯形图形顶部宽度范围为125nm～200nm，所述倒梯形图形的高度范围为250nm～350nm。采用上述进一步方案的有益效果是：以上述图形尺寸的硬质掩膜层作为掩膜能得到小且深的沟槽。进一步，所述深沟槽的宽度范围为70nm～90nm，所述深沟槽的深度范围为2000nm～2500nm。采用上述进一步方案的有益效果是：更小和更深的硅沟槽工艺能应用于BSI(背照式CMOS传感器)产品，提高BSI产品光学隔绝性能。为了解决本专利技术的技术问题，还提供了一种半导体结构，包括半导体硅晶片，以及采用所述硅的深沟槽形成方法在所述半导体硅晶片上形成的深沟槽。进一步，所述沟槽的宽度范围为70nm～90nm，所述沟槽的深度范围为2000nm～2500nm。进一步，一种背照式CMOS传感器，所述传感器包括所述硅的深沟槽半导体结构。采用上述进一步方案的有益效果是：本专利技术的进一步技术方案形成的硅深沟工艺产品主要应用于BSI(背照式CMOS传感器)产品，这种深沟工艺能够带来更好的光学隔绝性能，通过并且过缩小沟槽间隙距离能够提高单位面积内提高像素点的数目。附图说明图1为本专利技术实施例一种硅的深沟槽形成方法流程示意图；图2为图1实施例中半导体硅晶片上生长的硬质掩膜层的剖面示意图；图3为图1实施例中半导体硅晶片上形成倒梯形图形的剖面示意图；图4为图1实施例中半导体硅晶片形成深沟槽剖面示意图；图5为图1实施例中半导体硅晶片去除硬质掩膜层后剖面示意图。附图中，各标号所代表的部件列表如下：1、半导体硅晶片，2、硬质掩膜层,3、倒梯形图形，4、深沟槽。具体实施方式以下结合附图对本专利技术的原理和特征进行描述，所举实例只用于解释本专利技术，并非用于限定本专利技术的范围。如图1所示，本专利技术实施例一种硅的深沟槽形成方法流程示意图，包括以下步骤：步骤1，在半导体硅晶片上沉积硬质掩膜层；步骤2，对所述硬质掩膜层的预设区域进行刻蚀直到露出所述半导体硅晶片，在所述硬质掩膜层中形成至少一个纵切面为倒梯形的图形；步骤3，以所述硬质掩膜层为掩膜刻蚀所述半导体硅晶片,在所述半导体硅晶片中与所述纵切面为倒梯形的图形对应位置形成深沟槽；步骤4，去除所述硬质掩膜层，直至露出半导体硅晶片的上表面。本专利技术实施例通过在半导体硅晶片上沉积硬质掩膜层，并在硬质掩膜层预设区域形成至少一个纵切面为倒梯形的图形，以所述纵切面为倒梯形图形的硬质掩膜层为掩膜，不仅可以实现光刻图形的小线宽而且可以有效的保护被刻蚀的半导体硅晶片，因此可以刻蚀出更小和更深的硅沟槽。在本专利技术一个实施例的步骤1中，所述硬质掩膜层2为氮化硅薄膜，具体的，在所述半导体硅晶片1上，以SiH2Cl2(即二氯二氢硅)和NH3(即氨气)为原料，在LPCVD设备中生长氮化硅薄膜。优选的，在本专利技术一个实施例的步骤1中，所述硬质掩膜层2为PETEOS(等离子体增强正硅酸乙脂)薄膜，具体的，在所述半导体硅晶片1上，以TEOS(正硅酸乙酯)和氧气作为原料，采用PECVD(等离子体增强化学气相沉积)沉积PETEOS(等离子体增强正硅酸乙脂)薄膜，如图2所示。之后在硬质掩膜层2表面涂覆一层光刻胶，通过对光刻胶的预设位置进行曝光显影形成区域位置没有光刻胶的光刻图形。采用PETEOS薄膜或者氮化硅薄膜作为硬质掩膜层不仅可以实现小线宽的光刻图形，而且还具有很好的抗刻蚀能力。优选的，采用PECVD沉积的PETEOS薄膜，PETEOS薄膜生长温度低，沉积工艺条件简单，后续容易去除。优选的，在本专利技术的一个实施例中，步骤2中采用干法刻蚀方法，在感应耦合等离子体腔体刻蚀没有光刻胶的区域形成所述至少一个纵切面为倒梯形的图形3，如图3所示。具体的，所述干法刻蚀采用刻蚀气体为含氟基气体和氢气的混合气体，比如CF4(即四氟化碳)和氢气、CHF3(即三氟氢碳)和氢气，采用氟基气体和氢气的混合气体作为刻蚀气体，对于PETEOS薄膜以及氮化硅薄膜有较快的刻蚀速率。在一个优选的实施例中，所述倒梯形图形3的底部宽度范围为35nm～100nm，比如40nm、50nm或者70nm等等，所述倒梯形图形顶部宽度范围为125nm～200nm，比如130nm、150nm或者170nm等等，所述倒梯形图形的高度范围为250nm～350nm，比如260nm、270nm或者300nm等等。优选的，在本专利技术的一个实施例中，步骤3中采用干法刻蚀方法，在感应耦合等离子体腔体刻蚀以纵切面为倒梯形图形3的硬质掩膜层2为掩膜的半导体硅晶片,本文档来自技高网...

【技术保护点】
一种硅的深沟槽形成方法,其特征在于，包括以下步骤：步骤1，在半导体硅晶片上沉积硬质掩膜层；步骤2，对所述硬质掩膜层的预设区域进行刻蚀直到露出所述半导体硅晶片，在所述硬质掩膜层中形成至少一个纵切面为倒梯形的图形；步骤3，以所述硬质掩膜层为掩膜刻蚀所述半导体硅晶片,在所述半导体硅晶片中与所述纵切面为倒梯形图形对应位置形成深沟槽；步骤4，去除所述硬质掩膜层，直至露出半导体硅晶片的上表面。

【技术特征摘要】
1.一种硅的深沟槽形成方法,其特征在于，包括以下步骤：步骤1，在半导体硅晶片上沉积硬质掩膜层；步骤2，对所述硬质掩膜层的预设区域进行刻蚀直到露出所述半导体硅晶片，在所述硬质掩膜层中形成至少一个纵切面为倒梯形的图形；步骤3，以所述硬质掩膜层为掩膜刻蚀所述半导体硅晶片,在所述半导体硅晶片中与所述纵切面为倒梯形图形对应位置形成深沟槽；步骤4，去除所述硬质掩膜层，直至露出半导体硅晶片的上表面。2.根据权利要求1所述的一种硅的深沟槽形成方法，其特征在于，步骤1中，所述硬质掩膜层为PETEOS薄膜或氮化硅薄膜。3.根据权利要求2所述的一种硅的深沟槽形成方法，其特征在于，步骤1中，当所述硬质掩膜层为PETEOS薄膜时，采用等离子体增强化学气相沉积方法沉积所述PETEOS薄膜；或者当所述硬质掩膜层为氮化硅薄膜时，采用低压化学气相沉积方法沉积所述氮化硅薄膜。4.根据权利要求1所述的一种硅的深沟槽形成方法，其特征在于，步骤2中,采用干法刻蚀方法在所述硬质掩膜层中形成所述至少一...

【专利技术属性】
技术研发人员：邹浩，丁振宇，夏爱华，刘志攀，陈幸，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42