存储元件的制造方法技术

本发明专利技术提供一种存储元件的制造方法，包括提供具有第一区与第二区的衬底。形成第一介电层于第一区的衬底上。形成导体层于第二区的衬底上。导体层的顶面低于第一介电层的顶面。形成第二介电层于衬底上。移除部分第二介电层与部分导体层，以形成第一开口于第二区的导体层与第二介电层中。第一开口暴露衬底的表面。移除部分第二区的衬底，以形成沟渠于第二区的衬底中。形成第三介电层于沟渠以及第一开口中。本发明专利技术可减少工艺步骤，以减少工艺成本。

Method for manufacturing memory element

The present invention provides a method of manufacturing a memory element, including providing a substrate having a first zone and a second zone. A first dielectric layer is formed on the substrate of the first region. A conductor layer is formed on the substrate of the second zone. The top surface of the conductor layer is lower than the top surface of the first dielectric layer. A second dielectric layer is formed on the substrate. A portion of the second dielectric layer and the portion of the conductor layer are removed to form a first opening in the second layer conductor layer and the second dielectric layer. The first opening exposes the surface of the substrate. The substrate of the second section is removed to form a trench in the substrate of the second zone. A third dielectric layer is formed in the trench and in the first opening. The invention reduces process steps to reduce process costs.

【技术实现步骤摘要】
存储元件的制造方法
本专利技术涉及一种半导体组件的制造方法，尤其涉及一种存储元件的制造方法。
技术介绍
为提升动态随机存取内存的积集度以加快组件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式字线动态随机存取内存(buriedwordlineDRAM)，以满足上述种种需求。但随着内存的积集度增加，字线间距和内存数组的隔离结构都会不断缩小，导致种种不良影响。譬如内存之间的泄漏(Cell-to-cellleakage)、字线之间的干扰(又称RowHammer)、读写时间失效(tWRfailure)、保持失效(retentionfailure)、位线耦合失效(BitLinecouplingfailure)等。因此，目前为了针对字线之间的干扰，会采用比埋入式字线还要深的隔离结构来改善上述问题的办法。但是，如此一来就必须改变原有的隔离结构工艺，将一道同时形成字线和隔离结构的光刻工艺，改为至少两道的光刻工艺，一道是制作较深的隔离结构，另一道是制作隔离结构之间的埋入式字线。然而，在现有技术中，利用多道光刻工艺以分别形成隔离结构与电容器接触窗的步骤，容易产生对准问题(alignmentissue)。所述对准问题会随着组件的尺寸微缩而日趋严重，举例来说，其容易导致有源区(例如是源/漏极区)与电容器接触窗之间的接触面积减少。由于有源区与电容器接触窗之间的接触面积变小，将使得有源区与电容器接触窗之间的阻值增加，进而导致读写时间失效。因此，如何发展一种存储元件的制造方法，其可改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题，将成为重要的一门课题。
技术实现思路
本专利技术提供一种存储元件的制造方法，其具有自行对准的隔离结构，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。本专利技术提供一种存储元件的制造方法，其可减少工艺步骤，以减少工艺成本。本专利技术提供一种存储元件的制造方法，其步骤如下。提供具有第一区与第二区的衬底。形成多个字线组于第一区的衬底中。每一字线组具有两个埋入式字线。形成第一介电层于第一区的衬底上。形成导体层于第二区的衬底上，其中导体层的顶面低于第一介电层的顶面。共形形成第二介电层于衬底上。进行第一蚀刻工艺，移除部分第二介电层与部分导体层，以形成第一开口于第二区的导体层与第二介电层中。第一开口暴露第二区的衬底的表面。进行第二蚀刻工艺，移除部分第二区的衬底，以形成沟渠于第二区的衬底中，其中第一开口位于沟渠上。形成第三介电层于沟渠以及第一开口中。移除部分第一介电层与第三介电层，以形成第二开口于剩余的第一介电层上，且形成第三开口于剩余的第三介电层上。形成第四介电层于第二开口与第三开口中。基于上述，本专利技术可藉由形成自行对准的沟渠来形成隔离结构，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。另外，本专利技术可改变第二介电层的厚度来可调整后续形成隔离结构的宽度。此外，本专利技术还可简化工艺步骤，以减少工艺成本。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是本专利技术的第一实施例的存储元件的上视示意图；图2A至图2H是沿着图1的I-I’线段的第二实施例的存储元件的制造流程的剖面示意图。附图标记：10：第一开口15：沟渠20：第二开口30：第三开口100：衬底101：隔离结构102：有源区104：位线106：字线组106a、106b：埋入式字线108：电容器接触窗110：位线接触窗112a、112b：栅极114a、114b：栅介电层116a、116b：氮化硅层118：氧化硅层120：氮化硅层121a、121b：介电材料层122、122a、122b：第一介电层124、124a：导体层125：凹部开口126、126a、126b：第二介电层128、128a：第三介电层130：第四介电层：D1：第一方向D2：第二方向L1：长边L2：短边R1：第一区R2：第二区T：厚度W：宽度具体实施方式参照本实施例的附图以更全面地阐述本专利技术。然而，本专利技术亦可以各种不同的形式体现，而不应限于本文中所述之实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的组件，以下段落将不再一一赘述。图1是本专利技术的第一实施例的存储元件的上视示意图。请参照图1，本实施例提供一种存储元件包括：衬底100、多个隔离结构101、多个有源区102、多个位线104、多个字线组106、多个电容器接触窗108以及多个位线接触窗110。为图面清楚起见，图1仅显示上述构件，其他结构可见于后续图2A至图2H的剖面图。在第一实施例中，衬底100包括多个第一区R1与多个第二区R2。第一区R1与第二区R2沿着第一方向D1相互排列。第二区R2的衬底100中形成有隔离结构101，其沿着第二方向D2延伸。隔离结构101可截断(chop)沿着第二方向D2相互排列的多个条状有源区(strip-typeactiveareas)，以定义出形成多个有源区(activeareas)102。换言之，相邻两个有源区102之间具有隔离结构101。在本实施例中，所述条状有源区为直线状。但本专利技术不以此为限，在其他实施例中，所述条状有源区可例如是非直线状，举例来说，其可例如是一锯齿状。位线104位于衬底100上，且横越第一区R1与第二区R2。位线104沿着第一方向D1延伸，且沿着第二方向D2相互排列。字线组106位于第一区R1的衬底100中。字线组106沿着第二方向D2延伸，且沿着第一方向D1相互排列。每一字线组106具有两个埋入式字线106a、106b。第一方向D1与第二方向D2不同。在一实施例中，第一方向D1与第二方向D2实质上互相垂直。在本实施例中，每一有源区102具有长边L1与短边L2，且长边L1横越所对应的字线组106(即两个埋入式字线106a、106b)，且每一有源区102与所对应的位线104的重叠处具有位线接触窗110。因此，每一位线104在横越所对应的字线组106时，可利用位线接触窗110来电性连接所对应的掺杂区(未显示)，其中所述掺杂区位于两个埋入式字线106a、106b之间。另外，位线接触窗110在图1中虽显示为矩形，但实际上形成的接触窗会略呈圆形，且其大小可依工艺需求来设计。电容器接触窗108位于位线104之间的衬底100上。详细地说，电容器接触窗108排列成多数列(Row)与多数行(Column)，所述列沿着第二方向D2排列，而所述行沿着第一方向D1排列。另一方面来看，电容器接触窗108配置于字线组106的两侧的衬底100上，也就是说，每两行的电容器接触窗108与具有两个埋入式字线106a、106b的字线组106沿着第一方向D1相互交替。图2A至图2H是沿着图1之I-I’线段的第二实施例的存储元件的制造流程的剖面示意图。请同时参照图1与图2A，本专利技术提供一种存储元件的制造方法，其步骤如下。首先，提供衬底100。在本实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(SemiconductorOverInsulator，SOI)。衬底100具有多个第一区R1与多个第二区R2。第一区R1与第二区R2相互交替。接着本文档来自技高网...

【技术保护点】
一种存储元件的制造方法，其特征在于，包括：提供衬底，所述衬底具有第一区与第二区；形成多个字线组于所述第一区的所述衬底中，每一字线组具有两个埋入式字线；形成第一介电层于所述第一区的所述衬底上；形成导体层于所述第二区的所述衬底上，其中所述导体层的顶面低于所述第一介电层的顶面；共形形成第二介电层于所述衬底上；进行第一蚀刻工艺，移除部分所述第二介电层与部分所述导体层，以形成第一开口于所述第二区的所述导体层与所述第二介电层中，其中所述第一开口暴露所述第二区的所述衬底的表面；进行第二蚀刻工艺，移除部分所述第二区的所述衬底，以形成沟渠于所述第二区的所述衬底中，其中所述第一开口位于所述沟渠上；形成第三介电层于所述沟渠以及所述第一开口中；移除部分所述第一介电层与所述第三介电层，以形成第二开口于剩余的所述第一介电层上，且形成第三开口于剩余的所述第三介电层上；以及形成第四介电层于所述第二开口与所述第三开口中。

【技术特征摘要】
1.一种存储元件的制造方法，其特征在于，包括：提供衬底，所述衬底具有第一区与第二区；形成多个字线组于所述第一区的所述衬底中，每一字线组具有两个埋入式字线；形成第一介电层于所述第一区的所述衬底上；形成导体层于所述第二区的所述衬底上，其中所述导体层的顶面低于所述第一介电层的顶面；共形形成第二介电层于所述衬底上；进行第一蚀刻工艺，移除部分所述第二介电层与部分所述导体层，以形成第一开口于所述第二区的所述导体层与所述第二介电层中，其中所述第一开口暴露所述第二区的所述衬底的表面；进行第二蚀刻工艺，移除部分所述第二区的所述衬底，以形成沟渠于所述第二区的所述衬底中，其中所述第一开口位于所述沟渠上；形成第三介电层于所述沟渠以及所述第一开口中；移除部分所述第一介电层与所述第三介电层，以形成第二开口于剩余的所述第一介电层上，且形成第三开口于剩余的所述第三介电层上；以及形成第四介电层于所述第二开口与所述第三开口中。2.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一介电层的材料包括四乙氧基硅烷、旋涂式介电材料或其组合。3.根据权利要求1所述的存储元件的制造方法，其特征在于，所述导体层的材料包括掺杂多晶硅。4.根据权利要求1所述的...

【专利技术属性】
技术研发人员：简毅豪，田中义典，张维哲，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71