本发明专利技术涉及半导体器件，一种提供提高的可靠性的具有电容器的半导体器件。布线和电容器形成在上覆半导体衬底的层间绝缘膜上，且另一层间绝缘膜形成在该层间绝缘膜上以便覆盖布线和电容器。电容器包括上覆层间绝缘膜的下电极、上覆层间绝缘膜以至少部分地覆盖下电极的上电极，以及插入下电极和上电极之间的电容绝缘膜。上电极和布线由同一层中的导电膜图案形成。一个插塞位于下电极下并电耦接至下电极，且另一插塞位于上电极的在平面图中与下电极不重叠的部分上并电耦接至上电极。另一插塞位于布线上并电耦接至该布线。
【技术实现步骤摘要】
【专利说明】半导体器件相关申请交叉引用将2014年6月4日提交的日本专利申请N0.2014-116279的公开内容，包括说明书、附图和摘要整体并入本文作为参考。
本专利技术涉及一种半导体器件且更特别地涉及一种具有电容器的半导体器件。
技术介绍
通过在半导体衬底上形成MISFET和电容器并且通过布线互连元件来制造各种半导体器件。在电容器中，存在Μ頂电容器。日本未审专利申请公布N0.2001-313370^2004-119461 以及 2004-266005 描述了用于具有Μ頂电容器的半导体器件的技术。
技术实现思路
希望提高具有电容器的半导体器件的可靠性。本说明书和附图的以下详细说明将使本专利技术的上述和其他方面和新颖特征更加全面的体现。根据本专利技术的一个方面，提供一种半导体器件，其包括形成在半导体衬底上的第一层间绝缘膜上的第一布线和电容器，以及形成在第一层间绝缘膜上以便覆盖第一布线和电容器的第二层间绝缘膜。电容器包括:形成在第一层间绝缘膜上的下电极；形成在第一层间绝缘膜上以便至少部分地覆盖下电极的上电极；以及插入在下电极和上电极之间的电容绝缘膜。第一布线和上电极由一层中的导电膜图案形成。半导体器件进一步包括位于下电极下方并电耦接至下电极的第一接触插塞，位于上电极上或上电极下方并电耦接至上电极的第二接触插塞，以及位于第一布线上并电耦接至第一布线的第三接触插塞。第二接触插塞位于上电极的在平面图中与下电极不重叠的部分上或该部分下方。根据本专利技术，可提高半导体器件的可靠性。【附图说明】图1是根据本专利技术第一实施例的半导体器件的基本部分的截面图；图2是根据第一实施例的半导体器件的基本部分的平面图；图3是根据第一实施例的制造步骤中的半导体器件的基本部分的截面图；图4是图3的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图5是图4的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图6是图5的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图7是图6的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图8是图7的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图9是图8的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图10是图9的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图11是图10的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图12是图11的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图13是图12的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图14是图13的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图15是图14的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图16是图15的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图17是图16的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图18是图17的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图19是图18的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图20是图19的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图21是图20的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图22是图21的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图23是图22的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图24是图23的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图25是作为比较实例的半导体器件的基本部分的截面图；图26是根据本专利技术第二实施例的半导体器件的基本部分的截面图；图27是根据第二实施例的半导体器件的基本部分的平面图；图28是根据第二实施例的制造步骤中的半导体器件的基本部分的截面图；图29是图28的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图30是根据本专利技术第三实施例的半导体器件的基本部分的截面图；图31是根据第三实施例的半导体器件的基本部分的平面图；图32是根据第三实施例的制造步骤中的半导体器件的基本部分的截面图；图33是图32的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图34是图33的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图35是图34的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图36是根据本专利技术第四实施例的半导体器件的基本部分的截面图；图37是根据第四实施例的半导体器件的基本部分的平面图；图38是根据本专利技术第五实施例的制造步骤中的半导体器件的基本部分的截面图；图39是图38的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图40是图39的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图41是与图40的步骤相同的制造步骤中的半导体器件的基本部分的截面图；图42是图41的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图43是图42的步骤之后的制造步骤中的半导体器件的基本部分的截面图；图44是图43的步骤之后的制造步骤中的半导体器件的基本部分的截面图；以及图45是图44的步骤之后的制造步骤中的半导体器件的基本部分的截面图。【具体实施方式】如果需要，将在不同部分或分离地说明优选实施例，但这这些说明不是彼此无关，除非具体明示之外。一个说明可以是另一个的整体或一部分的变型形式、详细形式或补充形式。而且，对于下述优选实施例来说，当具体数字(片数、数值、量、范围等等)表示一个元件时，其不限于该具体数字，除非具体明示或理论上限于该数字之外；其可以大于或小于该具体数字。而且，在下述优选实施例中，构成元素(包括构成步骤)不是必需的，除非具体明示或理论上是必需的之外。类似地，在下述优选实施例中，当特定形式或位置关系用于说明一个元件时，其应解释为包括实际上等效于或类似于该特定形式或位置关系的形式或位置关系，除非具体明示或理论上限于该特定形式或位置关系之外。对于上述数值数据和范围也同样适用。以下将参考附图详细说明优选实施例。在示出优选实施例的所有附图中，具有相同功能的元件由相同参考数字表示并省略其重复说明。对于以下优选实施例来说，除非需要时，否则将不再重复相同或相似元件的基本说明。在示出优选实施例的附图中，出于容易理解，即使在截面图中也可省略阴影且出于容易理解，即使在平面图中也可采用阴影。第一实施例<半导体器件的结构>根据第一实施例的半导体器件是具有Μ頂(金属绝缘体金属)电容器的半导体器件。因为Μ頂电容器可形成在位于半导体衬底上的层间绝缘膜上，因此可在电容器下方形成各种元件(例如晶体管)。这在降低芯片面积方面是有利的。将参考图1和2说明根据本实施例的半导体器件的结构。图1是根据本实施例的半导体器件的基本部分的截面图。图1示出半导体器件为CMOS图像传感器的一个实例。因此，实际上包括光电二极管DI和晶体管的多个像素在半导体衬底SB的主表面中以阵列图案布置，但是图1仅示出作为一个像素的代表元件的一个光电二极管D1、一个传输晶体管TX以及一个像素晶体管Q1。图2是根据本实施例的半导体器件的基本部分的平面图。图2是电容器CP的平面图(平面布局)，示出构成电容器CP的下电极LE、电容绝缘膜YZ以及上电极UE。为了便于理解，分别由虚线、双点划线以及实线表示下电极LE、电容绝缘膜YZ以及上电极本文档来自技高网...
【技术保护点】
一种半导体器件，包括：半导体衬底；第一层间绝缘膜，所述第一层间绝缘膜形成在所述半导体衬底上；第一布线和用于电容器的下电极，所述第一布线和所述下电极形成在所述第一层间绝缘膜上并且彼此隔开；用于所述电容器的上电极，所述上电极形成在所述第一层间绝缘膜上以便至少部分地覆盖所述下电极；用于所述电容器的电容绝缘膜，所述电容绝缘膜插入在所述下电极和所述上电极之间；第二层间绝缘膜，所述第二层间绝缘膜形成在所述第一层间绝缘膜上，以便覆盖所述第一布线、所述下电极、所述电容绝缘膜以及所述上电极；第一接触插塞，所述第一接触插塞掩埋在所述第一层间绝缘膜中，所述第一接触插塞位于所述下电极下方并且电耦接至所述下电极；第二接触插塞，所述第二接触插塞掩埋在所述第二层间绝缘膜中，所述第二接触插塞位于所述上电极上并且电耦接至所述上电极；以及第三接触插塞，所述第三接触插塞掩埋在所述第二层间绝缘膜中，所述第三接触插塞位于所述第一布线上并且电耦接至所述第一布线，其中，所述第一布线和所述上电极由一层中的导电膜图案形成，并且其中，所述第二接触插塞位于所述上电极的在平面图中与所述下电极不重叠的部分上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：古桥隆寿，松本雅弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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