半导体器件和半导体器件的制造方法技术

本发明专利技术提供一种半导体器件和半导体器件的制造方法，该半导体器件包括：半导体衬底；将该半导体衬底分离为多个有源区域的条状的沟槽；具有从上述半导体衬底突出的突出部且被填充于上述沟槽内的填充膜；第二导电型的源极区域和漏极区域，上述源极区域和漏极区域是在上述有源区域形成的一对区域，在它们之间的区域提供第一导电型的沟道区域；和由跨上述源极区域和上述漏极区域的单一层构成的、以与上述突出部不重叠的方式超过上述突出部而突出的浮置栅，其中，上述填充膜的纵横比为2.3～3.67。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，该半导体器件包括：半导体衬底；将该半导体衬底分离为多个有源区域的条状的沟槽；具有从上述半导体衬底突出的突出部且被填充于上述沟槽内的填充膜；第二导电型的源极区域和漏极区域，上述源极区域和漏极区域是在上述有源区域形成的一对区域，在它们之间的区域提供第一导电型的沟道区域；和由跨上述源极区域和上述漏极区域的单一层构成的、以与上述突出部不重叠的方式超过上述突出部而突出的浮置栅，其中，上述填充膜的纵横比为2.3?3.67。【专利说明】 本申请对应2013年5月30日向日本国特许厅提交的日本特愿2013-114546号和 2013年5月30日向日本国特许厅提交的日本特愿2013-114536号，该申请的所有公开通过 援引并入本文。
本专利技术涉及具备非易失性存储单元的半导体器件及其制造方法。
技术介绍
专利文献1 (日本特开2004-56134号公报）公开了如下的闪存单元，该闪存单元 包括：半导体衬底；形成于半导体衬底的规定区域的第一隧道氧化膜（tunnel oxide film); 形成于第一隧道氧化膜的上部的第一浮置栅（floating gate);沿着半导体衬底的上部和 第一浮置栅的一侧壁形成的第二隧道氧化膜；与第二隧道氧化膜接触而形成且与第一浮置 栅隔离的第二浮置栅；形成在第一浮置栅和第二浮置栅上的电介质膜；形成在电介质膜上 的控制栅（control gate);形成于第二隧道氧化膜的一侧部的下方的半导体衬底的第一结 区域；和形成于第一隧道氧化膜的一侧部的下方的半导体衬底的第二结区域（专利文献1 的图14)。该闪存单元的结构是二比特单元结构（四电平状态），第一浮置栅和第二浮置栅 被第二隧道氧化膜（高温氧化膜）分离，在各个浮置栅中储存电荷。
技术实现思路
在专利文献1的闪存单元中，必须要采用利用第二隧道氧化膜分离第一浮置栅和 第二浮置栅的结构。因此，在专利文献1中公开的制造工序中，依次将用作第一浮置栅的多 晶硅膜、第二隧道氧化膜和用作第二浮置栅的硅氮化膜沉积后，利用CMP法将这些膜研磨 成形。 然而，如专利文献1那样为了将互不相同的三个材料膜使用CMP法研磨，对作为研 磨对象的每一个材料膜必须使用与此相适应的研磨条件的装置。因此，需要在研磨装置间 的移动，而且必须对每个装置设定研磨条件，所以制造工序变复杂。另外，在对异质膜进行 研磨和在研磨装置间移送晶片时，颗粒有可能附着在晶片表面。 而且，另外一方面，在专利文献1的闪存单元中，在第一结区域与第二结区域之间 需要形成第一浮置栅和第二浮置栅这两个浮置栅，因此还存在单元尺寸增大的技术问题。 本专利技术的目的在于提供一种能够通过简单的工序实现小单元尺寸的半导体器件 及其制造方法。 本专利技术的另一目的在于提供一种能够减小浮置栅间的耦合的影响所致的阈值变 动的半导体器件及其制造方法。 本专利技术的半导体器件，包括：半导体衬底；将上述半导体衬底分离为多个有源区 域的条状的沟槽；具有从上述半导体衬底突出的突出部且被填充于上述沟槽内的填充膜； 第二导电型的源极区域和漏极区域，该第二导电型的源极区域和漏极区域是在上述有源区 域中沿上述沟槽的长度方向相互隔开间隔而形成的一对区域，在上述源极区域与漏极区域 之间的区域提供第一导电型的沟道区域；和由跨上述源极区域和上述漏极区域的单一层构 成、且以与上述突出部不重叠的方式超过上述突出部而突出的浮置栅，其中，上述填充膜的 纵横比为2. 3?3.67。 该半导体器件例如可以通过以下的方法制造。该方法包括：在半导体衬底上，与上 述半导体衬底之间不隔着电极材料形成选择性地具有条状的多个开口的蚀刻掩模的工序； 经由上述蚀刻掩模的开口对上述半导体衬底进行蚀刻，形成将上述半导体衬底分离为多个 有源区域的沟槽的工序；以从上述沟槽的底部回填至上述蚀刻掩模的上表面的方式供给膜 材料，将具有从上述半导体衬底突出了上述蚀刻掩模的厚度的突出部的填充膜填充到上述 沟槽的工序；通过除去上述蚀刻掩模，使被上述突出部包围的上述有源区域露出，将电极材 料填充至该有源区域，并使覆盖剩余的上述填充膜的电极材料沉积的工序；通过从上述电 极材料露出的状态起对上述电极材料进行研磨，直至上述电极材料的最上面成为与上述填 充膜的突出部的顶面相同的高度为止，在上述有源区域形成由上述电极材料构成的浮置栅 的工序；通过选择性地除去上述填充膜的上述突出部，在相邻的上述浮置栅间形成凹处的 工序；沿着上述沟槽的长度方向选择性地除去上述浮置栅，使由上述半导体衬底的一部分 构成的一对第一区域和第二区域相互隔开间隔露出，并在上述第一区域与上述第二区域之 间的区域形成第一导电型的沟道区域的工序；和通过将第二导电型杂质供给至上述第一区 域和上述第二区域，在上述第一区域形成源极区域，在上述第二区域形成漏极区域的工序。 根据该方法，通过从电极材料露出的状态起开始研磨，形成由单一层构成的浮置 栅，因此无需多次地进行用于形成浮置栅的研磨工序。因此，不需要进行研磨装置间的移 送，此外形成浮置栅时的研磨条件的设定也只需要进行一次，因此能够使制造工序变简单。 另外，不需要进行研磨装置间的移送，因此还能够减少颗粒向半导体衬底（晶片）表面的附 着。 当形成填充膜用的沟槽时，不使电极材料介于蚀刻掩模与半导体衬底之间，因此 与使电极材料介于蚀刻掩模与半导体衬底之间的情况相比，能够减小包含该蚀刻掩模的开 口在内的沟槽的纵横比（沟槽的深度H/沟槽的宽度A)。另外，不需要使浮置栅与填充膜 的突出部重叠，因此在设计沟槽的宽度时，不必预料（预算）浮置栅的重叠部分的宽度而加 宽沟槽宽度。因此，能够对沟槽进行微细加工，而且还能够提高填充膜（埋入膜）的填充性 (埋入性）。其结果是能够形成纵横比为2. 3?3. 67的填充膜。另外，在浮置栅与填充膜 之间不形成台阶，因此还能够有效地防止填充填充膜时产生弱点（薄弱环节、weak point) 或空洞型缺陷（void)。 除去蚀刻掩模后，填充于该蚀刻掩模曾所处的位置（有源区域）的电极材料成为 浮置栅，因此仅通过调整蚀刻掩模的厚度，就能够简单地调整浮置栅的高度。 在通过上述方法制造的半导体器件中，浮置栅由跨源极区域和漏极区域的单一层 构成，因此能够实现小的单元尺寸。 因为浮置栅不与填充膜的突出部重叠，所以能够加宽隔着填充膜相邻的浮置栅间 的距离。由此，相邻的浮置栅间的寄生电容能够减小，因此能够减小浮置栅间的耦合的影响 所致的阈值变动。 上述半导体器件，也可以包括：形成在上述半导体衬底的表面部的η型阱区域，上 述源极区域和上述漏极区域分别为形成在上述η型阱区域的p型源极区域和p型漏极区 域，上述沟道区域是由上述η型阱区域的一部分构成的η型沟道区域。 根据该结构，对存储单元进行的数据的写入/擦除是利用ρ型M0SFET来进行的。 对由ρ型M0SFET构成的存储单元的数据的写入，是通过将ρ型漏极区域的附近的 禁带间隧道效应产生的电子（热电子）注入浮置栅来实现的。即，Ρ型源极区域被设为接地 电位（0V)。另外，电压施加于ρ型漏极区域和控制栅和η型阱区域。由此，在ρ型漏极区域 的附近产生热电子，该本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底；将所述半导体衬底分离为多个有源区域的条状的沟槽；具有从所述半导体衬底突出的突出部且被填充于所述沟槽内的填充膜；第二导电型的源极区域和漏极区域，该第二导电型的源极区域和漏极区域是在所述有源区域中沿所述沟槽的长度方向相互隔开间隔而形成的一对区域，在所述源极区域与漏极区域之间的区域提供第一导电型的沟道区域；和浮置栅，其由跨所述源极区域和所述漏极区域的单一层构成，并且以与所述突出部不重叠的方式超过所述突出部而突出，其中，所述填充膜的纵横比为2.3～3.67。

【技术特征摘要】
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【专利技术属性】
技术研发人员：岩本邦彦，田中文悟，三富士道彦，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本;JP