半导体器件以及形成半导体器件的方法技术

一种鳍式场效应晶体管（FinFET）包括位于衬底之上的半导体层，其中，半导体层形成FinFET的沟道。第一硅锗氧化物层位于衬底之上，其中，第一硅锗氧化物层具有第一锗百分比。第二硅锗氧化物层位于第一硅锗氧化物层之上。第二硅锗氧化物层具有高于第一锗百分比的第二锗百分比。栅极介电层位于半导体层的侧壁和顶面上。栅电极位于栅极介电层之上。本发明专利技术还提供了一种调整半导体器件中的应变。

【技术实现步骤摘要】
半导体器件以及形成半导体器件的方法
本专利技术涉及半导体领域，更具体地，本专利技术涉及一种调整半导体器件中的应变。
技术介绍
过去几十年间，半导体器件(例如，金属氧化物半导体(MOS)器件)的尺寸的减小和固有特征使得集成电路的功能单位的速度、性能、密度和成本得以持续改善。为增强MOS器件的性能，可将应力引入到MOS晶体管的沟道区域中以提升载流子迁移率。通常，期望在N型金属氧化物半导体(NMOS)器件的沟道区域中产生沿源极-漏极方向的拉伸应力，并在P型金属氧化物半导体(PMOS)器件的沟道区域中产生沿漏极-源极方向的压缩应力。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种器件，包括：衬底；以及鳍式场效应晶体管(FinFET)，包括：位于所述衬底之上的半导体层，所述半导体层形成所述FinFET的沟道；位于所述衬底之上的第一硅锗氧化物层，所述第一硅锗氧化物层具有第一锗百分比；位于所述第一硅锗氧化物层之上的第二硅锗氧化物层，所述第二硅锗氧化物层具有高于所述第一锗百分比的第二锗百分比；位于所述半导体层的侧壁和顶面上的栅极介电层；和位于所述栅极介电层之上的栅电极。在所述器件中，所述第一硅锗氧化物层具有第一宽度，并且所述第二硅锗氧化物层具有小于所述第一宽度的第二宽度。在所述器件中，所述栅极介电层包括位于所述半导体层的底面下方并与所述半导体层的底面相接触的部分。在所述器件中，所述第一硅锗氧化物层的宽度和所述第二硅锗氧化物层的宽度大于对应的所述半导体层的宽度，其中所述第一硅锗氧化物层的宽度、所述第二硅锗氧化物层的宽度和所述半导体层的宽度沿着所述FinFET的沟道宽度方向进行测量。在所述器件中，所述第一硅锗氧化物层的边缘、所述第二硅锗氧化物层的边缘和所述半导体层的边缘基本上是直的且垂直的。在所述器件中，所述栅极介电层在所述第一硅锗氧化物层的侧壁上和所述第二硅锗氧化物层的侧壁上延伸。在所述器件中，所述半导体层包含硅并基本上不含锗。根据本专利技术的另一方面，提供了一种器件，包括：衬底；以及鳍式场效应晶体管(FinFET)，包括：位于所述衬底之上的第一硅锗氧化物层，所述第一硅锗氧化物层具有第一锗百分比，并且所述第一硅锗氧化物层具有第一宽度；位于所述第一硅锗氧化物层之上的第二硅锗氧化物层，所述第二硅锗氧化物层具有高于所述第一锗百分比的第二锗百分比，并且所述第二硅锗氧化物层具有小于所述第一宽度的第二宽度，所述第一宽度和所述第二宽度均沿着所述FinFET的沟道宽度方向进行测量；位于所述第二硅锗氧化物层之上的硅层，所述硅层形成所述FinFET的沟道；位于所述硅层的侧壁和顶面上的栅极介电层；和位于所述栅极介电层之上的栅电极。在所述器件中，所述硅层包括位于所述硅层的相对侧的第一边缘，所述第一硅锗氧化物层包括位于所述第一硅锗氧化物层的相对侧的第二边缘，并且所述第二边缘相对于所述第一边缘朝向所述硅层的中心线凹陷。在所述器件中，还包括：延伸到所述衬底中的浅沟道隔离(STI)区域，其中，所述第二硅锗氧化物层包括：位于所述STI区域的顶面之上的第一部分；以及位于所述STI区域的相对部分之间并低于所述STI区域的顶面的第二部分。在所述器件中，所述第二硅锗氧化物层的第二部分的宽度小于所述第二硅锗氧化物层的第一部分的宽度。在所述器件中，所述栅极介电层包括位于所述硅层的底面下方并与所述硅层的底面相接触的部分。在所述器件中，所述栅极介电层在所述第一硅锗氧化物层的侧壁和所述第二硅锗氧化物层的侧壁上延伸。在所述器件中，所述硅层基本不含锗。根据本专利技术的又一方面，提供了一种方法，包括：执行第一外延生长以在衬底之上形成第一硅锗层；执行第二外延生长以在所述第一硅锗层之上形成第二硅锗层；执行第三外延生长以在所述第二硅锗层之上形成基本不含锗的硅层；氧化所述第一硅锗层以形成第一硅锗氧化物层；在所述硅层的顶面和侧壁上形成栅极介电层，其中，所述栅极介电层在所述第一硅锗氧化物层的侧壁上延伸；以及在所述栅极介电层之上形成栅电极。在所述方法中，还包括：在所述氧化步骤之前，蚀刻所述第一硅锗层和所述第二硅锗层，在所述蚀刻步骤之后，所述第一硅锗层和所述第二硅锗层均包括剩余部分，并且所述第二硅锗层的剩余部分窄于所述第一硅锗层的剩余部分。在所述方法中，还包括：在所述氧化步骤之前，蚀刻所述第一硅锗层和所述第二硅锗层，其中，在所述蚀刻步骤之后，所述第二硅锗层的整体均被蚀刻以形成间隙。在所述方法中，在所述氧化步骤之后，所述第一硅锗层的整体均被氧化。在所述方法中，在所述氧化步骤之后，所述第一硅锗层的外部被氧化，而所述第一硅锗层的内部未被氧化。在所述方法中，在所述氧化步骤中，由经过氧化的第二硅锗层生成第二硅锗氧化物层，并且所述方法还包括：在所述氧化步骤之后，以退火温度执行退火，其中，所述退火温度高于所述第二硅锗氧化物层的软化温度并低于氧化硅的软化温度。附图说明为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：图1A至图1I是根据一些示例性实施例制造鳍式场效应晶体管(FinFET)的中间阶段的截面图和立体图；图2A至图2C示出了根据替代示例性实施例制造FinFET的中间阶段的截面图；图3A至图3C-2示出了根据替代示例性实施例制造FinFET的中间阶段的截面图；图4A至图4B示出了根据替代示例性实施例制造FinFET的中间阶段的截面图；图5根据一些实施例示出了SiGe层的百分比曲线及相应的腐蚀速率曲线、氧化速率曲线和氧化物粘度曲线；以及图6至图8示出了不同实施例中的锗的百分比。具体实施方式下面，详细讨论本专利技术实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出制造和使用本专利技术的具体方式，而不用于限制本公开的范围。根据多种示例性实施例，提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了根据一些实施例形成FinFETs的中间阶段。本专利技术还讨论了实施例的变型。纵观多个视图和示例性实施例，相同参考编号用于标示出相同的元件。图1A至图1I为根据一些示例性实施例制造FinFET的中间阶段的截面图和立体图。图1A示出了衬底20的截面图，其可为晶圆的一部分。衬底20可为半导体衬底，其还可为硅衬底、硅碳衬底、绝缘体上硅衬底或由其它半导体材料形成的衬底。衬底20可轻掺杂有p型杂质或n型杂质。硅锗(SiGe)层22通过外延生长而在衬底20上方形成。因此，SiGe层22形成晶体层。在一些实施例中，SiGe层22的锗百分比(原子百分比)在约10％与约50％之间。然而，应当理解，整个说明书中所列举的值仅仅为实例，并且可以变更为不同值。根据一些实施例，SiGe层22为至少包括下层(部分)22A和上层(部分)22B的梯度层，其中下层22A具有第一锗百分比，上层22B具有高于第一锗百分比的第二锗百分比。在一些实施例中，SiGe层22A的第一锗百分比在约10％与约30％之间，而SiGe层22B的第二锗百分比在约30％与约60％之间。此外，第二锗百分比与第一锗百分比之间的差值可大于约10％、20％、50％或更高。图5示意性示出了层20、22和24的截面图及相应的锗百分比曲线(第一幅图)、蚀刻速率曲线(第二幅图)、氧本文档来自技高网...

【技术保护点】
一种器件，包括：衬底；以及鳍式场效应晶体管（FinFET），包括：位于所述衬底之上的半导体层，所述半导体层形成所述FinFET的沟道；位于所述衬底之上的第一硅锗氧化物层，所述第一硅锗氧化物层具有第一锗百分比；位于所述第一硅锗氧化物层之上的第二硅锗氧化物层，所述第二硅锗氧化物层具有高于所述第一锗百分比的第二锗百分比；位于所述半导体层的侧壁和顶面上的栅极介电层；和位于所述栅极介电层之上的栅电极。

【技术特征摘要】
2013.05.30 US 13/906,1461.一种半导体器件，包括：衬底；以及鳍式场效应晶体管(FinFET)，包括：位于所述衬底之上的半导体层，所述半导体层形成所述FinFET的沟道；位于所述衬底之上的第一硅锗氧化物层，所述第一硅锗氧化物层具有第一锗百分比；位于所述第一硅锗氧化物层之上的第二硅锗氧化物层，所述第二硅锗氧化物层具有高于所述第一锗百分比的第二锗百分比；位于所述半导体层的侧壁和顶面上的栅极介电层；和位于所述栅极介电层之上的栅电极。2.根据权利要求1所述的半导体器件，其中，所述第一硅锗氧化物层具有第一宽度，并且所述第二硅锗氧化物层具有小于所述第一宽度的第二宽度。3.根据权利要求1所述的半导体器件，其中，所述栅极介电层包括位于所述半导体层的底面下方并与所述半导体层的底面相接触的部分。4.根据权利要求1所述的半导体器件，其中，所述第一硅锗氧化物层的宽度和所述第二硅锗氧化物层的宽度大于对应的所述半导体层的宽度，其中所述第一硅锗氧化物层的宽度、所述第二硅锗氧化物层的宽度和所述半导体层的宽度沿着所述FinFET的沟道宽度方向进行测量。5.根据权利要求4所述的半导体器件，其中，所述第一硅锗氧化物层的边缘、所述第二硅锗氧化物层的边缘和所述半导体层的边缘是直的且垂直的。6.根据权利要求1所述的半导体器件，其中，所述栅极介电层在所述第一硅锗氧化物层的侧壁上和所述第二硅锗氧化物层的侧壁上延伸。7.根据权利要求1所述的半导体器件，其中，所述半导体层包含硅并不含锗。8.一种半导体器件，包括：衬底；以及鳍式场效应晶体管(FinFET)，包括：位于所述衬底之上的第一硅锗氧化物层，所述第一硅锗氧化物层具有第一锗百分比，并且所述第一硅锗氧化物层具有第一宽度；位于所述第一硅锗氧化物层之上的第二硅锗氧化物层，所述第二硅锗氧化物层具有高于所述第一锗百分比的第二锗百分比，并且所述第二硅锗氧化物层具有小于所述第一宽度的第二宽度，所述第一宽度和所述第二宽度均沿着所述FinFET的沟道宽度方向进行测量；位于所述第二硅锗氧化物层之上的硅层，所述硅层形成所述FinFET的沟道；位于所述硅层的侧壁和顶面上的栅极介电层；和位于所述栅极介电层之上的栅电极。9.根据权利要求8所述的半导体器件，其中，所述硅层包括位于所述硅层的相对侧的第一边缘，所述第一硅锗氧化物层包括位于所述第一硅...

【专利技术属性】
技术研发人员：让皮埃尔·科林格，江国诚，张广兴，吴志强，王志豪，卡洛斯·H·迪亚兹，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71