半导体器件及包括该半导体器件的集成装置制造方法及图纸

本实用新型专利技术提供一种半导体器件及包括该半导体器件的集成装置。该半导体器件包括：衬底；在所述衬底上的缓冲层；补偿区，所述补偿区包括位于所述缓冲层上的p区和n区；以及位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极、以及至少在栅电极和体区之间形成的栅极电介质。所述栅极电介质具有在12nm到50nm的范围内的厚度。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
半导体器件及包括该半导体器件的集成装置
本技术涉及半导体器件及包括该半导体器件的集成装置，尤其涉及一种具有逻辑电平阈值电压的超结器件及包括该超结器件的集成装置。
技术介绍
超结器件采用的想法是通过在通态电流路径的区域附近添加相反极性的电荷来补偿剩余电荷以实现非常地的特定Rdsmi值。一般用于垂直器件的结构采用垂直的η掺杂柱和P掺杂柱，通过沟槽刻蚀和再填充来形成所述η掺杂柱和P掺杂柱，或者通过多次外延布置来形成所述η掺杂柱和P掺杂柱。这种非常低的特定Rlism值使得能够实现非常小的器件面积(标准MOSFET的w/r)，形成非常快速的开关器件(低电容CeD，CGS, Cds)ο快速开关是例如开关模式电源中的非常低的开关损耗的基础，近年来开关模式电源已经明显提高了效率。为了具有充足的抗噪性，现有的超结器件的栅极阈值电压在3.5V到5V的范围内，达到完全导通时栅极电压为大约IOV到12V。这阻碍了进一步的效率改善，因为开关速度和由此的开关损耗与完全导通所需的电压摆幅密切相关。现有解决方案采用Vth > 3.5V，其缺点是:-比较低栅极阈值电压的开关损耗高；-较高的驱动损耗；具有较低栅极阈值电压的器件可以被相同的驱动电流驱动得更快得多或者在较小的驱动功率下以相同的速度被驱动；-现有的功率器件不能直接利用TTL或CMOS级驱动；它们需要升压器/电平移动器级。图2a不出了现有的PFC (Power Factor Correction,功率因子校正)级20,其使用具有正常电平阈值电压(例如Vth=3V-5V)的功率MOSFET 22。该解决方案需要在控制器24之后产生PWM用于电压/电流控制另一升压器级26，该升压器级26在适当的电流电平下产生在10V-15V的范围内的栅极电压用于功率MOSFET 22。尽管使用了该另一升压器级26，该解决方案通常需要另一电压域(例如20V-30V)来供给升压器26并且支持驱动功率MOSFET 22。然而，这意味着在附加的器件成本、面积和较高损耗方面要付出更多。类似的例子在图3a中示出。图3a示出了反激拓扑结构(Flyback topology)30,其使用具有正常电平阈值电压(例如，Vth=3-5V)的现有功率MOSFET 32。该解决方案需要在控制器34之后产生PWM用于电压/电流控制另一升压器级36，该升压器级36在适当的电流电平下产生在10V-15V的范围内的栅极电压用于功率MOSFET 32。尽管使用了该另一升压器级36，该解决方案通常需要另一电压域(例如20V-30V)来供给升压器36并且支持驱动功率MOSFET 32。然而，这意味着在附加的器件成本、面积和较高损耗方面要付出更多。因此，需要一种具有较低逻辑电平阈值电压同时还具有充足的抗噪性的结构。
技术实现思路
本技术提出了实施1.2V-2V的逻辑电平Vth (优选为1.6V)用于超结MOSFET。这里，Vth是超结MOSFET的栅极阈值电压。对于这些器件，然后在Ves=4.5V下评定RDSm。然而，这些器件还应该能够承受得住大约IOV的Ves电压以处理电压尖刺而不会产生栅极氧化物退化。该实施方式可以通过使用在12 nm到50 nm的范围内的适当厚度的栅极氧化物和经调整的沟道区掺杂水平来完成。为了改善可能得到的低抗噪性，还提出了将栅极驱动器和/或控制器级与功率MOSFET非常近地集成以最小化栅极环路。该集成可以单片地、逐个芯片地(chip-by-chip)或者以芯片上芯片(chip-on-chip)的形式来实现。这些措施通过降低开关损耗以及驱动损耗将会带来明显的效率改善。该方法还提供了设计优势，因为设计工程师不必要关心信号完整性并且通过更加集成化的方案获得了板上空间。因此，根据本技术的一个方面，提供一种半导体器件，其包括:衬底；在所述衬底上的缓冲层；补偿区，所述补偿区包括位于所述缓冲层上的P区和η区；以及位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极、以及至少在栅电极和体区之间形成的栅极电介质，其特征在于,所述栅极电介质具有在12 nm到50 nm的范围内的厚度。在一些实施例中，所述半导体器件具有在1V-2V范围内的栅极阈值电压。在一些实施例中，所述半导体器件具有在1.2V-2V范围内的栅极阈值电压。在一些实施例中，所述半导体器件具有1.6V的栅极阈值电压。在一些实施例中，所述缓冲层具有比所述η区低的掺杂浓度。在一些实施例中，所述缓冲层具有朝向衬底增加的掺杂浓度。在一些实施例中，所述缓冲层包括所述衬底上的第一子层和第一子层上的第二子层，并且第二子层的掺杂高于第一子层的掺杂。在一些实施例中，所述缓冲层包括所述衬底上的第一部分和第一部分上的第二部分，并且第一部分具有朝向衬底增加的掺杂浓度。在一些实施例中，所述半导体器件是超结器件。根据本技术的另一个方面，提供一种集成装置，其包括:如上所述的半导体器件中的任何一个；和与所述半导体器件集成在一起用于控制所述半导体器件的操作的控制器，其中所述半导体器件直接被所述控制器驱动。在一些实施例中，所述控制器与所述半导体器件单片地、逐个芯片地或者以芯片上芯片的形式集成。在一些实施例中，所述集成装置采用反激式拓扑结构。在一些实施例中，所述集成装置采用LLC拓扑结构。在一些实施例中，所述集成装置采用TTF拓扑结构。在一些实施例中，所述集成装置采用ZVS拓扑结构。在一些实施例中，所述集成装置采用PFC拓扑结构。【附图说明】本技术的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中:图1示意性地示出根据本技术的超结晶体管的三个非限制性实例的截面图。图2a示出了使用具有正常电平阈值电压的功率MOSFET的现有PFC级。图2b示出了根据本技术的一个实施例的使用具有逻辑电平阈值电压的超结MOSFET 的 PFC 级。图3a示出了使用具有正常电平阈值电压的功率MOSFET的现有反激式变换器。图3b示出了根据本技术的一个实施例的使用具有逻辑电平阈值电压的超结MOSFET的反激式变换器。【具体实施方式】现在将参考示出本技术的实施例的附图在下文中更全面地描述本技术的实施例。然而，本技术可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本技术的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本技术不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本技术。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；在所述衬底上的缓冲层；补偿区，所述补偿区包括位于所述缓冲层上的p区和n区；以及位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极、以及至少在栅电极和体区之间形成的栅极电介质，其特征在于，所述栅极电介质具有在12 nm到50 nm的范围内的厚度。

【技术特征摘要】
1.一种半导体器件，包括: 衬底； 在所述衬底上的缓冲层； 补偿区，所述补偿区包括位于所述缓冲层上的P区和η区；以及位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极、以及至少在栅电极和体区之间形成的栅极电介质， 其特征在于，所述栅极电介质具有在12 nm到50 nm的范围内的厚度。2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件具有在1V-2V范围内的栅极阈值电压。3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件具有在1.2V-2V范围内的栅极阈值电压。4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件具有1.6V的栅极阈值电压。5.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层具有比所述η区低的掺杂浓度。6.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层具有朝向衬底增加的掺杂浓度。7.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层包括所述衬底上的第一子层和第一子层上的第二子层，并且第二子层的掺杂高于第一子层的掺杂。8.根据权利要求1所述的半...

【专利技术属性】
技术研发人员：U瓦尔，A维尔梅罗特，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：新型
国别省市：奥地利;AT