利用双区块编程的非易失性存储系统技术方案

公开了一种非易失性存储系统，其包括：多个区块的非易失性存储元件；多条字线，连接至多个区块的非易失性存储元件，以使得每条字线连接至相邻区块的非易失性存储元件；多条位线，连接至多个区块的非易失性存储元件；多组字线驱动器，使得每组字线驱动器位于两个相邻区块之间，用于驱动连接至两个相邻区块的字线；全局数据线；与位线选择性通信的本地数据线；一个或多个选择电路，选择性地将全局数据线连接至所选择的本地数据线并且将未选择的本地数据线连接至一个或多个未选择的位线信号；以及控制电路系统，与一个或多个选择电路和全局数据线通信。控制电路系统通过经由全局数据线和一个或多个选择电路对连接至两个相邻区块的字线施加编程信号以及对适当的位线施加编程信号来对两个相邻区块的非易失性存储元件同时编程。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】公开了一种非易失性存储系统，其包括：多个区块的非易失性存储元件；多条字线，连接至多个区块的非易失性存储元件，以使得每条字线连接至相邻区块的非易失性存储元件；多条位线，连接至多个区块的非易失性存储元件；多组字线驱动器，使得每组字线驱动器位于两个相邻区块之间，用于驱动连接至两个相邻区块的字线；全局数据线；与位线选择性通信的本地数据线；一个或多个选择电路，选择性地将全局数据线连接至所选择的本地数据线并且将未选择的本地数据线连接至一个或多个未选择的位线信号；以及控制电路系统，与一个或多个选择电路和全局数据线通信。控制电路系统通过经由全局数据线和一个或多个选择电路对连接至两个相邻区块的字线施加编程信号以及对适当的位线施加编程信号来对两个相邻区块的非易失性存储元件同时编程。【专利说明】利用双区块编程的非易失性存储系统
本专利技术涉及数据存储技术。
技术介绍
半导体存储器已经变得越来越广泛用于各种电子装置。例如，在蜂窝电话、数字照相机、个人数字助理、移动计算装置、非移动计算装置以及其它装置中使用非易失性半导体存储器。当在消费类电子装置中使用半导体存储器时，期望最小化半导体存储器所使用的功率量，以便节省主机电子装置的电池。另外，消费者通常希望半导体存储器以足够的速度运行，使得存储器不减慢主机电子装置的操作。【专利附图】【附图说明】图1是存储器系统的一个实施例的框图。图2是存储器单元的一个实施例的简化透视图。图3是描绘可逆电阻切换元件的1-V特性的图。图4A是三维存储器阵列的一个实施例的一部分的简化透视图。图4B是三维存储器阵列的一个实施例的一部分的简化透视图。图5A描绘了存储器系统的俯视图。图5B描绘了三维存储器的一个实施例的层的子组。图6描绘了存储器阵列的一种示例结构。图7描绘了存储器阵列的两个存储条(stripe)的结构的一个实施例。图8描绘了隔区(bay)的一个实施例。图9是数据线以及用于将位线经由数据线连接至列控制电路系统的选择电路的一个实施例的示意图。图10是选择电路的一个实施例的示意图。图11是复用器电路的一个实施例的示意图。图12描绘了存储器阵列的一部分。图13描绘了存储器阵列和支持电路系统的一部分。图14描绘了存储器阵列和支持电路系统的一部分。图15是描述用于对数据进行编程的处理的一个实施例的流程图。图16描绘了存储器阵列的一部分。【具体实施方式】公开了一种非易失性存储系统，该非易失性存储系统减小了对数据进行编程所需的功率量，并且允许对非易失性存储系统中的更多存储器单元同时编程。在一个示例实施例中，非易失性存储系统包括多个区块的非易失性存储元件。在一些设计中，当区块被选择用于编程时，将部分地选择其它相邻区块，以使得相邻区块的某一部分将具有反向偏置的存储器单元。尽管相邻区块中的这些反向偏置的存储器单元不会经历编程以使得其改变数据状态，但是这些存储器单元将经历反向偏置存储器单元电流。如果足够的存储器单元被反向偏置，那么非易失性存储系统将消耗比所需功率多的功率。为了减缓该情形，提出了对共享字线驱动器的两个相邻区块同时编程。与被选择用于编程的存储器单元的数量相比，这样的方案减少了反向偏置的、未选择/部分选择的存储器单元的数量，这有助于系统的功耗。当由于字线驱动器可以位于两个区块之间而所选择的所有存储器单元两端的总有效IR压降会更有限(例如，在正对存储器单元进行编程中)时，对共享字线驱动器的两个相邻区块同时编程还允许对更多存储器单元同时编程。将在下面更详细地讨论这些概念。图1是描绘可以实现本文所描述的技术的存储器系统100的一个示例的框图。存储器系统100包括存储器阵列102，存储器阵列102可以是存储器单元的二维或三维阵列。在一个实施例中，存储器阵列102是整体式三维存储器阵列。存储器阵列102的阵列端子线包括被构成为行的各层的字线以及被构成为列的各层的位线。然而，也可以实现其它定向。整体式三维存储器阵列是多个存储器级在没有插入衬底的情况下形成在单个衬底(诸如晶片)之上的存储器阵列。形成一个存储器级的层直接沉积或生长在一个或多个现有级的层之上。相反，如在Leedy,美国专利第5，915，167号，“Three DimensionalStructure Memory (三维结构存储器)”中，已通过在分离的衬底上形成存储器级并且将存储器级粘附在彼此上面来构造堆叠式存储器。可以在接合之前使衬底变薄或将其从存储器级中移除，但由于存储器级最初形成在分离的衬底之上，因此这样的存储器不是真正的整体式三维存储器阵列。存储器系统100包括行控制电路系统120，行控制电路系统120的输出108连接至存储器阵列102的相应字线。出于本文的目的，连接可以是直接连接或间接连接(例如，经由一个或多个其它部件)。行控制电路系统120从系统控制逻辑电路130接收一组M个行地址信号以及一个或多个不同控制信号，并且通常可以包括诸如行解码器122、阵列驱动器124以及用于读取操作和编程操作两者的区块选择电路系统126的电路。存储器系统100还包括列控制电路系统110，列控制电路系统100的输入/输出106连接至存储器阵列102的相应位线。列控制电路系统110从系统控制逻辑电路130接收一组N个列地址信号以及一个或多个不同控制信号，并且通常可以包括诸如列解码器112、驱动器电路系统114、区块选择电路系统116和感测放大器118的电路。在一个实施例中，感测放大器118向位线提供信号并且感测位线上的信号。在本文中可以使用本
中已知的各种感测放大器。系统控制逻辑电路130从控制器134接收数据和命令，并且向控制器134提供输出数据。控制器134与主机进行通信。系统控制逻辑电路130可以包括一个或多个状态机、寄存器以及用于控制存储器系统100的操作的其它控制逻辑电路。在其它实施例中，系统控制逻辑电路130从主机直接接收数据和命令，并且向该主机提供输出数据，这是因为系统控制逻辑电路130包括控制器的功能。在一个实施例中，系统控制逻辑电路130、列控制电路系统110、行控制电路系统120和存储器阵列102形成在同一集成电路上。例如，系统控制逻辑电路130、列控制电路系统110和行控制电路系统120可以形成在衬底的表面上，而存储器阵列102是形成在衬底上方(因此，在系统控制逻辑电路130、列控制电路系统110和彳丁控制电路系统120的全部或一部分上方)的整体式三维存储器阵列。在一些情况下，控制电路系统的一部分可以与部分存储器阵列一样形成在相同的层上。关于与图1的实施例类似的适当实施例的更多信息可以在下列美国专利中找到:美国专利6，879，505 ;美国专利7，286，439 ;美国专利6，856，572 ;以及美国专利7，359，279，这些专利的全部内容通过引用合并于此。控制器134可以位于与图1中所描绘的其它部件相同或不同的衬底上。可以将控制器134、系统控制逻辑电路130、列控制电路系统110、列解码器112、驱动器电路系统114、区块选择116、感测放大器118、行控制电路系统120、行解码器122、阵列驱动器124和/或区块选择126单独地或以任意组合看作控制电路系统或者一个或多个控制电路。存储器阵列10本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：颜天鸿，茨义·刘，罗伊·E·朔伊尔莱因，
申请(专利权)人：桑迪士克三D有限责任公司，
类型：
国别省市：