半导体堆叠制造技术

本发明专利技术涉及一种半导体堆叠（1），用于进行至少一个逻辑操作，包括布置成堆叠配置的相邻层(2、2’)，每层(2、2’)包括至少一个相变存储器单元，其中，在加热器电端子(T2、T9)和至少两个另外的加热器电端子(T5、T6)之间提供相变材料（3），在加热器电端子(T2、T9)和两个另外的加热器电端子(T5、T6)的每个之间的相变材料（3）可在至少两个可逆地转换的相态，非结晶相态(3’)和结晶相态(3”)，之一中操作，其中，在使用时所述半导体堆叠可被配置以通过每层(2、2’)中的每个加热器电端子(T2、T9)和两个另外的加热器电端子(T5、T6)的每个之间的相变材料（3）的相态(3”、3’)的电阻(R2、R8、R3、R9)来存储信息，且基于在相邻层(2、2’)中存储的信息来进行所述逻辑操作。

【技术实现步骤摘要】
半导体堆叠
本专利技术涉及用于进行逻辑操作的半导体堆叠，其具有存储与逻辑操作相关联的和/或在逻辑操作中涉及的信息的能力。
技术介绍
为了进行逻辑操作，公知地使用在电子电路中互相连接的多个各种电子器件、诸如例如电子晶体管。为了进行给定的逻辑操作，使用在预定电子电路中的给定的一组电子器件。为了可以进行不同的逻辑操作，可以在集成电路和/或半导体器件中嵌入为给定的逻辑操作的性能而经由其组成的一组给定的电子器件来预定义和/或分配的每个电子电路。与使用上述集成电路和/或半导体器件进行逻辑操作相关联的问题可能是有限的灵活性和/或多用性，因为给定的逻辑操作仅可以由如下电子电路进行:该电子电路包括为该人物的性能而预定义的给定的一组电子器件，且该电子电路不可与被配置为或有能力进行逻辑操作的其他电子电路互换且/或在其他电子电路期间互换。另外的相关问题可以是:因为要预留特定量的空间来用于电子电路的集成，每个电子电路被预定义以进行给定逻辑操作，因此可以相对地减少使用这种电子电路来进行逻辑操作的集成电路/器件的山/又ο在已知的逻辑器件和/或应用中，逻辑函数基于作为诸如例如电荷的非易失性的信息。关于此，从存储装置获得表示逻辑输入的信息，对逻辑输入进行给定的逻辑操作，且另外存储逻辑操作的结果、逻辑输出。要关于逻辑操作中涉及的/与逻辑操作相关的信息提供的，即逻辑输入和逻辑输出，是进行用于获得逻辑输入和存储逻辑输出的资源和空间和用于存储这种信息的空间/存储器的步骤。US7186998B2公开多端子逻辑设备，其包括与三个或更多电端子处于电通信的具有结晶和非结晶状态的相变材料。相变材料能够响应于施加的电能量，来经历在非结晶和结晶状态之间的可逆转换，其中该非结晶和结晶状态示出可测量地不同的电阻。以在一对端子之间施加的电流或电压脉冲的形式的电能量影响这些端子之间的结构状态和测量的电阻。在该文档中公开的设备中，在不同的几对端子之间提供独立的输入信号，且测量该输出作为另一对端子之间的电阻。通过施加的输入信号和测量的输出电阻之间的关系来实现逻辑函数，其中，通过输入信号对结构状态的影响和相变材料的电阻来管掌控该关系。逻辑值可以与相变材料的结晶和非结晶状态或一对端子之间的测量的电阻相关联的。US7186998B2公开一种操作相变存储器单元、由此实现给定的逻辑函数的方法。公开的相变存储器单元具有三个端子，由此可以使用两个不同的端子对上施加的各个输入信号来在相变材料中建立结晶或非结晶状态，具有可彼此识别的且可以用于表示给定的逻辑函数的必要输入的对应电阻。在第三对端子之间测量的输出电阻对应于逻辑函数的输出。US2011/0096594A1公开用于读取缓和电阻漂移的相变存储器的技术。一种构思的方法包括向存储器单兀施加多个电输入信号。该方法包括测量来源于多个电输入信号的来自存储器单元的多个电输出信号。该方法包括计算取决于存储器单元中的非结晶材料的配置的多个电输出信号的不变分量。该方法还包括基于该不变分量来确定存储器单元的存储器状态。在该文档中公开的本专利技术的一个实施例中，该方法还包括将多个电输出信号映射到多个测量区域中的一个测量区域。这些测量区域对应于存储器单元的存储器状态。
技术实现思路
根据本专利技术的第一方面的实施例，提供一种半导体堆叠，用于进行至少一个逻辑操作，包括布置成堆叠配置的相邻层，每层包括至少一个相变存储器单元，其中，在加热器电端子和至少两个另外的加热器电端子之间提供相变材料，在加热器电端子和两个另外的加热器电端子的每个之间的相变材料在至少两个可逆地转换的相态、非结晶相态和结晶相态之一中可操作，其中，所述半导体堆叠当使用时可被配置以通过每层中的每个加热器电端子和两个另外的加热器电端子的每个之间的相变材料的相态的电阻来存储信息，且基于在相邻层中存储的信息来进行所述逻辑操作。与其中使用了晶体管的先前提出的器件和/或技术相比，可能与本专利技术的实施例相关联的一些优点包括:提供对通过晶体管进行逻辑操作的替换方式；因为在相邻层之间的连接而改善了性能和/效率，可以没有线连接地促进其相变存储器单元和/或与相变存储器单元相关联的电端子，且相比于其中使用有线连接多个晶体管的电路来进行给定逻辑操作的先前提出的器件和/或技术，该实现和制造相对容易。而且，因为在堆叠配置中提供相邻层，因此这可以在本专利技术的实施例被整合在用于进行逻辑操作的器件/电路中/结合该器件/电路来使用的情况下延展增加的器件密度的优势。关于本专利技术的实施例要考虑的是，提供与每层中的每个加热器电端子和两个另外的加热器电端子的每个之间提供的相变材料的非结晶相态和结晶相态之一相关联的电阻来存储对应于给定逻辑输入的信息。因为相变材料的非结晶和结晶相态是非易失性的，因此可以不在本专利技术的实施例中提供用于装载逻辑输入的分离的步骤和/或用于这些逻辑输入的存储空间/存储器和/或关于进行的逻辑操作的给定方面的逻辑输出，其中要对该逻辑输入进行逻辑操作。优选地，进行的逻辑操作对应于其中读取一组读取端子之间的相邻层中存储的信息的读取操作。该特征可以提供使得相比于先前提出的器件和/或技术、进行逻辑操作容易的优点，因为直接经由在本专利技术的实施例中的构成的一组读取端子之间执行的读取操作而进行逻辑操作。期望地，逻辑输入I和O分别由每个相邻层的相变存储器单元中的加热器电端子和两个另外的加热器电端子的每个之间提供的相变材料的非结晶相态和结晶相态的电阻来表示。该特征可以延展本专利技术的实施例的改善的性能的优势，因为逻辑输入I和O由于通常用少量量级彼此区分的相变材料的非结晶相态和结晶相态的电阻，而可以有效地彼此区分。对于本专利技术的实施例的实施方式，进行的逻辑操作优选地包括给定的逻辑OR操作，器对应于读取操作的一个方面，该读取操作包括读取在该组读取端子之间的至少一个路径中的相邻层中存储的信息。而且关于本专利技术的实施例的实施方式，进行的逻辑操作期望地包括逻辑AND操作，在读取操作的另一方面中生成的逻辑AND操作的逻辑输入的每个包括读取在该组读取端子之间的给定路径中的相邻层中存储的信息。优选地，使用所选的一组读取端子来用于读取操作。在本专利技术的一个实施例中，可以取决于对要用于读取操作的该组读取端子进行的选择来进行不同的逻辑操作。相比于先前提出的特别是使用晶体管的器件和/或技术，该特征延展增加其中可以整合本专利技术的实施例的电路/逻辑电路的优势，其中，单个逻辑操作通常可以由包括多个互联的晶体管的专用电路进行，以便通过选择不同的几组读取端子来进行通过本专利技术的实施例可能进行的逻辑操作，其中可能需要多个这种专用电路。期望地，在本专利技术的实施例中，进行的逻辑操作与写入操作同时发生，关于写入端子来进行该写入操作，这些写入端子被提供在相邻层的写入路径中，根据该逻辑操作来修改关于相邻层的至少一个存储路径中存储的给定格式的信息。该特征与在本专利技术的实施例中进行的写入操作相关联；其在本专利技术的一个实施例中提供其中可以关于相邻层进行逻辑操作的替换方式。其可以延展本专利技术的实施例的多用性和有效性的优势，因为在相邻层中存储的给定格式的信息可以通过与写入操作同时发生的逻辑操作来改变；不需要两步方法而促进信息中的这种改变，在该两步方法中:进行逻辑操作以便定位要在相邻层中的哪里改变该信息，且因此进行写本文档来自技高网...

【技术保护点】
一种半导体堆叠（1），用于进行至少一个逻辑操作，包括布置成堆叠配置的相邻层(2、2’)，其中每层(2、2’)包括至少一个相变存储器单元，其中，在加热器电端子(T2、T9)和至少两个另外的加热器电端子(T5、T6)之间提供相变材料（3），在加热器电端子(T2、T9)和两个另外的加热器电端子(T5、T6)的每个之间的相变材料（3）可在至少两个可逆地转换的相态，非结晶相态(3’)和结晶相态(3”)，之一中操作，其中，在使用时所述半导体堆叠可被配置以通过每层(2、2’)中的每个加热器电端子(T2、T9)和两个另外的加热器电端子(T5、T6)的每个之间的相变材料（3）的相态(3”、3’)的电阻(R2、R8、R3、R9)来存储信息，且基于在相邻层(2、2’)中存储的信息来进行所述逻辑操作。

【技术特征摘要】
2012.08.29 GB 1215340.91.一种半导体堆叠(1)，用于进行至少一个逻辑操作，包括布置成堆叠配置的相邻层(2、2’)，其中每层(2、2’ )包括至少一个相变存储器单元，其中，在加热器电端子(T2、T9)和至少两个另外的加热器电端子(T5、T6)之间提供相变材料(3)，在加热器电端子(Τ2、Τ9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)可在至少两个可逆地转换的相态，非结晶相态(3’ )和结晶相态(3”)，之一中操作，其中，在使用时所述半导体堆叠可被配置以通过每层(2、2’ )中的每个加热器电端子(Τ2、Τ9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间的相变材料(3)的相态(3，，、3，)的电阻(R2、R8、R3、R9)来存储信息，且基于在相邻层(2、2’ )中存储的信息来进行所述逻辑操作。2.根据权利要求1所述的半导体堆叠(1)，其中，进行的逻辑操作对应于读取操作，在该读取操作中，读取在一组读取端子(T2-T9 ；T5-T6)之间的相邻层(2、2’ )中存储的信息(R2、R8、R3、R9)。3.根据权利要求2所述的半导体堆叠(I)，其中，逻辑输入I和O分别由在每个相邻层(2、2’)的相变存储器单元中的加热器电端子(T2、T9)和两个另外的加热器电端子(Τ5、Τ6)的每个之间设置的相变材料(3)的非结晶相态(3’ )和结晶相态(3”)的电阻(R2、R8、R3、R9)来表示。4.根据权利要求2或3所述的半导体堆叠(1)，其中，所述逻辑操作包括给定的逻辑OR操作，其对应于读取操作的一个方面，该读取操作的一个方面包括读取在该组读取端子(T2-T9 ；T5-T6)之间的至少一个路径(Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9-Τ6、Τ5-Τ2_Τ6)中的相邻层(2、2’)中存储的信息。5.根据权利要求2、3或4所述的半导体堆叠(1)，其中，所述进行的逻辑操作包括逻辑AND操作，所述逻辑AND操作的每个逻辑输入在所述读取操作的另一个方面中生成，该读取操作的另一个方面包括读取在该组读取端子(Τ2-Τ9 ；Τ5-Τ6)之间的给定路径(Τ2-Τ5-Τ9、Τ2-Τ6-Τ9 ;Τ5-Τ9-Τ6、Τ5-Τ2-Τ6)中的相邻层(2、2，)中存储的信息。6.根据权利要求2到5中的任意一个所述的半导体堆叠(I)，其中，所选的一组读取端子(Τ2-Τ9 ；Τ5-Τ6)用于所述读取`操作。7.根据权利要求1所述的半导体堆叠(1)，其中所进行的逻辑操作与写入操作同时发生，所述写入操作关于在相邻层(2、2’)的写入路径(Τ2-Τ5-Τ9)中提供的写入端子(Τ5-Τ9)来进行，关于相邻层(2、2’ )的至少一个存储路径(Τ2-Τ6-Τ9)中存储的信息的给定格式根据所述逻辑操作来修改。8.根据权利要求7所述的半...

【专利技术属性】
技术研发人员：D克雷布斯，A塞巴斯蒂安，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US